JP3695966B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、内部昇圧電源発生回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
従来、内部昇圧電源発生回路を備えた半導体集積回路では、発生した内部昇圧電圧が基準レベル未満であれば、発振信号でポンプ回路を動作させて、昇圧電源に電荷を供給する一方、発生した内部昇圧電圧が基準レベル以上になると、前記ポンプ回路の動作を停止させる。このため、内部昇圧電源発生回路には、内部に、発生昇圧電圧を基準レベルと比較するレベル検知回路が備えられる。このレベル検知回路として、本願出願人は、先に、特開平７−６５８２号公報に開示される構成を提案している。以下、この提案したレベル検知回路を図１０に基づいて説明する。
【０００３】
図１０のレベル検知回路において、１２０は昇圧電源、１２１は基準電位発生部、１２２はレベル検知部、１２４は第１の電源、１２５は接地電源である。前記基準電位発生部１２１では、ダイオード型のＰＭＯＳトランジスタ１６１と、高抵抗として使用されるＮＭＯＳトランジスタ１６２と、ダイオード型のＮＭＯＳトランジスタ１６３とが直列に接続されて、第１の電源１２４と接地電源１２５との間に配置される。第１の基準電位１２９は、ダイオード型のＰＭＯＳトランジスタ１６１と高抵抗として使用しているＮＭＯＳトランジスタ１６２との間から取り出され、第２の基準電位１３３は、前記高抵抗として使用しているＮＭＯＳトランジスタ１６２とダイオード型のＮＭＯＳトランジスタ１６３との間から取り出される。尚、前記ダイオード型のＮＭＯＳトランジスタ１６３と接地電位の間には、更に、第２の基準電位１３３を僅かに高くするＮＭＯＳトランジスタ１６４が配置されている。前記第１の基準電位１２９のレベルは、『第１の電源レベル−ＰＭＯＳトランジスタ１６１のしきい値電圧』であり、第２の基準電位１３３のレベルはほぼＮＭＯＳトランジスタ１６４のしきい値電圧である。
【０００４】
また、前記レベル検知部１２２では、ＮＭＯＳトランジスタ１２８と、ＰＭＯＳトランジスタ１７０と、抵抗として働くＮＭＯＳトランジスタ１７１とが直列に接続されて、前記昇圧電源１２０と接地電源１２５との間に配置される。前記ＰＭＯＳトランジスタ１７０と、抵抗として働くＮＭＯＳトランジスタ１７１との間から出力１３１が取り出される。前記レベル検知部１２２の検知レベルは、『第１の電源の電圧レベル＋ＮＭＯＳトランジスタ１２８のしきい値電圧』になり、昇圧電圧の検知レベルは第１の電源の電圧レベルを基準とする電圧レベルになる。
【０００５】
前記レベル検知回路の動作を説明すると、次の通りである。昇圧電源の電圧レベルが前記検知レベル未満の場合は、ＮＭＯＳトランジスタ１２８がＯＦＦし、出力１３１の電荷は、ＮＭＯＳトランジスタ１７１を介して接地電源１２５にディスチャージされ、出力１３１はＬレベルになり、昇圧電源の電位が検知レベル未満であることを示す。一方、昇圧電源の電圧レベルが前記検知レベル以上に高くなると、ＮＭＯＳトランジスタ１２８がＯＮして、昇圧電源−接地電源間にはＮＭＯＳトランジスタ１２８、１７１及びＰＭＯＳトランジスタ１７０を介して電流が流れ、これにより出力１３１の電圧レベルがＨレベルになり、昇圧電源の電位が検知レベル以上であることを示す。
【０００６】
図１０のレベル検知回路では、昇圧電源の電位が検知レベル以上の際、昇圧電源−接地電源間に電流が流れるものの、第１の基準電位１２９はＮＭＯＳトランジスタ１７０のゲートに接続されるので、前記電流が第１の基準電位１２９を経て第１の電源に流れ込むことが防止されて、チップの誤動作を防止できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記従来のレベル検知回路では、以下の問題点を有することが判った。即ち、前記第１の電源が外部電源でなく、内部で外部電源の電圧を受けて内部動作電圧ＶＩＮＴを生成する内部動作電圧発生回路である場合には、電源投入時に次の問題が生じることがあることが判った。以下、具体的に説明すると、図１１に示すように、時刻ｔ=t0で外部電源ＶＣＣを投入すると、しばらくして時刻ｔ=t1で内部動作電圧ＶＩＮＴが立ち上がる。昇圧電圧ＶＰＰが検知レベル（＝内部動作電圧ＶＩＮＴ＋ＮＭＯＳトランジスタ１２８のしきい値電圧Ｖｔ）未満の際には、レベル検知部１２２の出力１３１はＬレベルであって、この出力１３１に基づいてポンプ回路が動作し、昇圧電圧ＶＰＰは上昇する。
【０００８】
その後、時刻ｔ=t3で、内部動作電圧ＶＩＮＴが所定電圧ＶＩＮＴ0に達しない途中の電圧値Ａの段階で、昇圧電圧ＶＰＰが前記内部動作電圧値Ａを基準としてＮＭＯＳトランジスタ１２８のしきい値電圧Ｖｔだけ高い電圧値Ｂに達すると、この昇圧電圧ＶＰＰは安定値ＶＰＰ0への昇圧が完了していない途中の電圧値Ｂ（Ｂ＜ＶＰＰ0）であるにも拘わらず、レベル検知部１２２の出力１３１はＨレベルに変化し、ポンプ回路の動作は停止する。この段階でレベル検知回路の動作を停止させる構成である場合には、その後に内部動作電圧ＶＩＮＴが前記途中電圧値Ａから上昇して昇圧電圧ＶＰＰが再び検知レベル未満になっても、ポンプ回路の動作の停止は継続されて、昇圧電圧ＶＰＰは前記途中電圧値Ｂのまま、昇圧電圧の昇圧制御は停止することになる。
【０００９】
本発明は、前記問題点を解決するためになされたものであり、その目的は、外部電源の投入時には、昇圧電圧ＶＰＰが所期の昇圧完了電圧（安定値）ＶＰＰ0に昇圧されるまで、ポンプ回路の動作を続行して、外部電源投入時での昇圧電圧を早期に安定化することにある。
【００１０】
【課題を解決するための手段】
前記問題点を解決するために、本発明では、外部電源の投入時には、昇圧電圧の電圧レベルが所期の昇圧完了電圧ＶＰＰ0に達するまでは、レベル検知回路の動作を継続させて、ポンプ回路の動作を再開させる。
【００１１】
即ち、請求項１記載の発明の半導体集積回路は、外部電源を受けて生成される内部動作電源電圧に基づいて検知レベルを設定し、内部昇圧電源電圧を前記検知レベルで検知する検知回路と、前記検知回路の出力信号に応じて内部昇圧電源に電荷を供給するポンプ回路とを持つ内部昇圧電源電圧発生回路を備えた半導体集積回路において、前記検知回路の動作の開始及び停止を制御する制御回路と、前記外部電源の投入時に、前記内部動作電源電圧が安定値に上昇した後に初めて前記検知回路の検知動作の停止を行うように前記制御回路に指令信号を出力する信号出力回路とを備え、前記制御回路は、前記検知回路の出力信号と、前記信号出力回路の指令信号と、動作状態及び待機状態を判定した動作／待機モード信号とに基づいて、出力信号を生成して前記検知回路に供給し、前記制御回路が前記信号出力回路の指令信号を受け、前記検知回路が前記内部昇圧電源電圧が前記検知レベルを越えたことを検知し、且つ、前記動作／待機モード信号が待機状態を示しているときに、前記検知回路の検知動作が停止させられることを特徴とする。
【００１２】
請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記検知回路は、ＭＯＳトランジスタを有し、前記内部動作電源電圧を基準として前記ＭＯＳトランジスタのしきい値電圧だけ高い電圧を前記検知レベルに設定することを特徴とする。
【００１３】
請求項３記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記内部動作電源電圧の立ち上がり時に、前記内部動作電源電圧を所定検知レベルで検知する電圧検知回路を有し、前記信号出力回路は、プログラマブルなヒューズオプションを持ち、前記電圧検知回路の検知信号を遅らせる遅延回路であることを特徴とする。
【００１４】
請求項４記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記内部動作電源電圧の立ち上がり時に、前記内部動作電源電圧を所定検知レベルで検知する電圧検知回路を有し、前記信号出力回路は、前記電圧検知回路の所定検知レベルより高い検知レベルを持ち、この検知レベルで前記内部動作電源電圧の立ち上がり時に前記内部動作電源電圧を検知する電源電圧検知回路であることを特徴とする。
【００１５】
請求項５記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記信号出力回路は、外部電源の投入後に内部動作を規定する最初のコマンドを、前記指令信号として前記制御回路に出力することを特徴とする。
【００１６】
請求項６記載の発明は、前記請求項５記載の半導体集積回路において、シンクロナスＤＲＡＭを持ち、前記信号出力回路は、前記外部電源の投入後に最初に前記シンクロナスＤＲＡＭのプリチャージ動作を規定するプリチャージコマンドを前記指令信号として、前記制御回路に出力することを特徴とする。
【００１７】
請求項７記載の発明は、前記請求項５記載の半導体集積回路において、モードレジスタを有するシンクロナスＤＲＡＭを持ち、前記信号出力回路は、前記外部電源の投入後に前記モードレジスタをセットするモードレジスタセットコマンドを、前記指令信号として前記制御回路に出力することを特徴とする。
【００１８】
請求項８記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記内部昇圧電源電圧発生回路は、前記検知回路及びポンプ回路を有し且つ内部昇圧電源への電荷供給能力が大きいメイン回路と、前記検知回路及びポンプ回路を有し且つ内部昇圧電源への電荷供給能力が小さいサブ回路とを持ち、前記制御回路は、前記メイン回路に備える前記検知回路の動作の開始及び停止を制御することを特徴とする。
【００１９】
請求項９記載の発明は、前記請求項８記載の半導体集積回路において、前記メイン回路は、外部電源の投入後から前記信号出力回路が指令信号を出力するまでの期間、及び内部回路の動作時には、検知回路の出力信号に応じて前記ポンプ回路を動作又は停止させ、前記信号出力回路が指令信号を出力した後から内部回路が動作状態になるまでの期間、及び内部回路の待機時には、前記ポンプ回路を停止させることを特徴とする。
【００２０】
請求項１０記載の発明は、前記請求項８記載の半導体集積回路において、前記サブ回路は、前記検知回路により内部昇圧電源電圧を常時検知し、前記制御回路及び前記信号出力回路の動作並びに内部回路の動作／待機状態に拘わらず、前記検知回路の出力信号に応じて前記ポンプ回路の動作を制御することを特徴としている。
【００２１】
以上の構成により、請求項１ないし請求項１０記載の発明の半導体集積回路では、外部電源の投入時には、内部動作電源電圧が立ち上がるが、昇圧電源電圧が安定値に昇圧される前に検知回路が検知動作を停止しようとする場合がある。例えば、電源投入時での内部動作電源電圧が安定値に達する前の途中電圧値の段階で、昇圧電源電圧が前記途中電圧値よりも検知回路内のＭＯＳトランジスタのしきい値電圧分高くなる，即ち検知レベルに達すれば、この時点で、昇圧電源電圧がその後に検知レベル未満になる場合であっても、検知回路は検知動作を停止しようとする。しかし、信号出力回路が制御回路に指令信号を出力して、前記制御回路は検知回路の検知動作を続行させるので、ポンプ回路の動作が継続されて、昇圧電源電圧は安定値にまで早期に昇圧される。従って、電源投入時でも内部昇圧電源電圧は早期に安定値に安定する。
【００２２】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体集積回路のブロック図を示す。同図において、１は電源電圧検知回路１であって、この電源電圧検知回路（電圧検知回路）１は、内部動作電源電圧ＶＩＮＴを電源とし、外部電源の投入時にこの内部動作電源電圧ＶＩＮＴの立ち上がりの電圧レベルが検知レベルに達したことを検知して、ＬレベルからＨレベルに論理反転する信号／ＰＯＲを発生する。前記検知レベルは、図５に示すように、内部動作電源電圧ＶＩＮＴの安定値ＶＩＮＴ0よりも所定値未満の電圧値ＶＩＮＴdetに設定される。その理由は、内部動作電源電圧ＶＩＮＴが何らかの理由で変動した際に、この電圧変動に伴い前記信号／ＰＯＲが誤ってＨレベルからＬレベルに反転することを防止して、内部回路の正常動作を確保するためである。
【００２３】
また、２は内部回路、３は遅延回路、４は制御回路、１３は内部昇圧電源電圧発生回路である。前記内部回路２は、半導体集積回路の内部に備えられる入力回路及びデコーダ等を含む回路であって、前記電源電圧検知回路１の出力信号／ＰＯＲと外部入力信号（図示せず）とに基づいて、内部動作を規定する信号ＡＣＴを生成する。前記内部昇圧電源電圧発生回路１３は、内部昇圧電源ＶＰＰへ電荷を供給するメイン回路５とサブ回路６とを持ち、前記メイン回路４５は、電荷供給能力が大きく、前記サブ回路６は電荷供給能力が小さい。前記メイン回路５及びサブ回路６は、各々、内部昇圧電源ＶＰＰの電圧レベルを検知する検知回路７、１０と、発振信号を生成する発振回路８、１１と、前記発振回路８、１１で生成される発振信号に基づいて内部昇圧電源ＶＰＰに電荷を供給するポンプ回路９、１２とを備えている。
【００２４】
前記メイン回路５において、検知回路７は、前記制御回路４からの制御信号を受けて動作可能となって、内部昇圧電源ＶＰＰの電圧レベルを検知し、内部昇圧電源ＶＰＰの電圧レベルが所定の検知レベル（詳しくは後述する）よりも低い場合には、発振回路８で生成される高周波の発振信号でポンプ回路９を動作させて、内部昇圧電源ＶＰＰに電荷を高速に供給する。そして、内部昇圧電源ＶＰＰの電圧レベルが検知レベルより高くなると、発振回路８の動作を停止させて、ポンプ回路９による内部昇圧電源ＶＰＰへの電荷供給を停止する。
【００２５】
また、前記サブ回路６において、検知回路１０は、内部昇圧電源ＶＰＰの電圧レベルを常時検知して、内部昇圧電源ＶＰＰの電圧レベルが検知レベルよりも低い場合には、発振回路１１で生成される低周波の発振信号でポンプ回路１２を動作させて、内部昇圧電源ＶＰＰに電荷を供給し、内部昇圧電源ＶＰＰの電圧レベルが検知レベルよりも高くなると、発振回路１１の動作を停止させて、ポンプ回路１２による内部昇圧電源ＶＰＰへの電荷供給を停止する。
【００２６】
本実施の形態では、内部昇圧電源ＶＰＰへの電荷供給について、外部電源の投入時や内部回路の動作時のように、高速に内部昇圧電源ＶＰＰの電圧レベルを昇圧する必要がある場合は、電荷供給能力の大きいメイン回路５を動作させ、また内部回路が待機時にある場合のように、リーク電流等を補う程度の供給能力しか必要とされない場合は、サブ回路６のみを動作させて、低消費電力化を図っている。
【００２７】
図３に、図１の検知回路７の動作を制御する制御回路４の内部構成を示す。同図に示すように、制御回路４は、３個の入力端子１２８、１２９、１３０と、入力端子１２８、１２９の信号が入力されるインバータ１２５、１２６と、前記インバータ１２５、１２６の出力と入力端子１３０の信号が入力されるＮＡＮＤ回路１２７から構成される。前記入力端子１２８には、図１の検知回路７の出力信号（発振回路８への駆動信号）ＯＳＣＥＮが入力され、この信号は内部昇圧電源ＶＰＰの電圧レベルがその検知レベルより低くなると“Ｈ”、内部昇圧電源ＶＰＰの電圧レベルがその検知レベルより高くなると“Ｌ”となる信号である。また、前記入力端子１２９には、図１の内部回路２の出力信号ＡＣＴが入力され、この出力信号は、外部入力信号に基づいて内部回路２で生成される信号であって、内部回路２が動作モードの際は“Ｈ”となり、待機モードの際は“Ｌ”となる動作／待機モード信号である。更に、前記入力端子１３０には、前記遅延回路３の出力信号／ＰＯＲ２が入力される。この信号／ＰＯＲ２は、後に詳述するが、図５に示すように、外部電源投入時に、電源電圧検知回路１の出力信号／ＰＯＲの立ち上がり（ｔ＝ｔ3）の後、所定時間遅れて時間ｔ＝ｔ5で立ち上がってＨレベルとなる信号である。
【００２８】
図４は、図１の検知回路７の内部構成を示す。同図において、検知回路７は、ＰＭＯＳトランジスタ１３５、１３９、１４２と、ＮＭＯＳトランジスタ１３７、１３８、１４０、１４１、１４３と、インバータ１４４、１４５、１４６及び抵抗Ｒとから構成される。ＰＭＯＳトランジスタ１３５、１４２のソースは内部動作電源ＶＩＮＴに、またＮＭＯＳトランジスタ１３８のドレイン及びゲートは内部昇圧電源ＶＰＰに接続される。内部動作電源ＶＩＮＴ１４７とＧＮＤとの間には、ゲートとソースとを短絡させたＰＭＯＳトランジスタ１３５、ＮＭＯＳトランジスタ１３７及び抵抗Ｒを介してＤＣ電流が流れていて、ＰＭＯＳトランジスタ１３９のゲートに現れるリファレンス電圧ＶＲＥＦＰと、ＮＭＯＳトランジスタ１４１のゲートに現れるリファレンス電圧ＶＲＥＦＮとを生成している。
【００２９】
ここで、図４の検知回路７において、２個のＰＭＯＳトランジスタ１３５、１３９が同じしきい値電圧を有する場合には、ドレインとゲートとを短絡したＮＭＯＳトランジスタ（ＭＯＳトランジスタ）１３８のしきい値電圧をＶｔｎ、内部動作電源ＶＩＮＴの電圧レベルを同符号のＶＩＮＴとすると、検知回路７での昇圧電源ＶＰＰの検知レベルＶｄｅｔは、Ｖｄｅｔ＝ＶＩＮＴ＋Ｖｔｈと表され、内部動作電源ＶＩＮＴの電圧レベルを基準とした電圧レベルになる。
【００３０】
この検知回路７において、入力端子１５１には、図１の制御回路４の出力信号ＤＥＴＥＮが入力され、出力端子１５０の出力信号ＯＳＣＥＮは図１の発振回路８及び制御回路４の入力端子１２８に入力される。入力端子１５１の信号値が“Ｈ”の場合、ＰＭＯＳトランジスタ１４２がＯＦＦ、ＮＭＯＳトランジスタ１４０がＯＮして、内部昇圧電源ＶＰＰの電圧レベルのモニターを開始し、一方、内部昇圧電源ＶＰＰの電圧レベルが前記検知レベルよりも低い場合は、ＮＭＯＳトランジスタ１３８がＯＦＦし、図示したノードＡの電荷は、ＮＭＯＳトランジスタ１４０、１４１を介してＧＮＤにディスチャージされる。そして、ノードＡの電圧レベルがインバータ１４４のしきい値電圧よりも低くなると、出力信号ＯＳＣＥＮは“Ｈ”レベルになって図１の発振回路８を動作させ、ポンプ回路９を動作させて、内部昇圧電源ＶＰＰに電荷を供給する。
【００３１】
前記内部昇圧電源ＶＰＰへの電荷供給により、内部昇圧電源ＶＰＰの電圧レベルが前記検知レベルよりも高くなると、ＮＭＯＳトランジスタ１３８がＯＮし、内部昇圧電源ＶＰＰとＧＮＤとの間には、ＮＭＯＳトランジスタ１３８、１４０、１４１及びＰＭＯＳトランジスタ１３９を介して電流が流れる。そして、この電流による電圧降下により、ノードＡの電圧レベルがインバータ１４４のしきい値電圧を越えると、出力信号ＯＳＣＥＮは“Ｌ”レベルになって、発振回路８の動作を停止させる。
【００３２】
入力端子１５１の信号値が“Ｌ”レベルの場合には、ＰＭＯＳトランジスタ１４２がＯＮ、ＮＭＯＳトランジスタ１４０がＯＦＦであるので、内部昇圧電源ＶＰＰの電圧レベルのモニターは停止状態にあり、この時、ノードＡは内部動作電源ＶＩＮＴの電圧レベルにチャージされるため、出力信号ＯＳＣＥＮは“Ｌ”レベルになって、発振回路８は動作を停止した状態を保持する。
【００３３】
以上、メイン回路５の検知回路７について述べたが、サブ回路６の検知回路１０については、図４の検知回路７での入力端子１５１、ＰＭＯＳトランジスタ１４２、ＮＭＯＳトランジスタ１４０、及び内部動作電源ＶＩＮＴを省いた回路構成と同一構成であって、その動作は、図４の検知回路７において入力端子１５１の信号値が“Ｈ”レベルの場合と同様である。
【００３４】
図２（ａ）は、図１に示した遅延回路（信号出力回路）３の内部構成を示し、抵抗値を用いたヒューズオプション回路である。同図において、３ａは内部動作電源ＶＩＮＴに接続され且つゲートに入力信号ＩＮが入力されるＰＭＯＳトランジスタ、３ｂは接地電源に接続され且つゲートに前記入力信号ＩＮが入力されるＰＭＯＳトランジスタ、Ｒ１、Ｒ２及びＲ３は前記２個のトランジスタ３ａ、３ｂ間に直列接続された３個の抵抗であって、拡散抵抗又は配線抵抗などを用いて形成される。また、Ｆ１、Ｆ２及びＦ３は各々前記抵抗Ｒ１〜Ｒ３に並列に接続されたヒューズ、３ｃは前記ＰＭＯＳトランジスタ３ａと抵抗Ｒ１との接続点であるノードＢに接続されたインバータであって、インバータ３ｃの出力信号ＯＵＴは図１の信号（指令信号）／ＰＯＲ２として制御回路４に出力される。また、Ｃは前記ノードＢと接地電源との間に配置されたコンデンサである。
【００３５】
前記遅延回路３では、図２（ｂ）に示すように、入力信号ＩＮがＬレベルになると、ＰＭＯＳトランジスタ３ａがＯＮ、ＮＭＯＳトランジスタ３ｂがＯＦＦして、ノードＢの電位はＨレベルとなり、出力信号ＯＵＴ（／ＰＯＲ２）はＬレベルになる。一方、入力信号ＩＮがＨレベルになると、ＰＭＯＳトランジスタ３ａがＯＦＦ、ＮＭＯＳトランジスタ３ｂがＯＮして、ノードＢの電位はＬレベルとなり、出力信号ＯＵＴ（／ＰＯＲ２）はＨレベルになる。この時、３個のヒューズＦ１〜Ｆ３が切断されていない場合には、出力信号ＯＵＴは同図に実線で示す時点で立ち上がるが、ヒューズＦ１〜Ｆ３の１個、２個又は全部が切断された場合には、各々、同図に破線で示すように出力信号ＯＵＴの立ち上がり時刻が順次遅延する。従って、遅延回路３では、図１の電源電圧検知回路１の出力／ＰＯＲ１の立ち上がり時から本遅延回路３の出力／ＰＯＲ２の立ち上がり時までの遅延時間を前記３個のヒューズＦ１〜Ｆ３の切断により最適値に調整する。
【００３６】
以上のように構成された半導体集積回路について、その動作を図５に示すタイミングチャートを用いて説明する。
【００３７】
いま、外部電源ＶＣＣの投入時（t=t0）に、電源電圧検知回路１が内部動作電源ＶＩＮＴの電圧レベルを検知して、その出力信号／ＰＯＲ１が“Ｌ”レベルから“Ｈ”レベルになり（t=t1）、内部動作電源ＶＩＮＴの電圧レベルが所望の基準電位（安定値）に達する過程（ｔ≧ｔ１）において、内部昇圧電源ＶＰＰの電圧レベルが内部動作電源ＶＩＮＴの電圧レベルＡに対して、検知回路７のＮＭＯＳトランジスタ１３８のしきい値電圧Ｖｔｎよりも高い電圧値Ｂに達すると、検知回路７の出力ＯＳＣＥＮが“Ｌ”レベルになるので、発振回路８の動作は停止し、ポンプ回路９による内部昇圧電源ＶＰＰへの電荷供給も停止する。
【００３８】
しかし、メイン回路５の動作を制御する制御回路４には、電源電圧検知回路１の出力信号／ＰＯＲ１を遅延回路３で時間Δｔ（=t2-t1）だけ遅延した信号／ＰＯＲ２が入力されるので、内部動作電源ＶＩＮＴが安定値ＶＩＮＴ0に達するまでは、遅延回路３の出力信号／ＰＯＲ２が“Ｌ”を保持するように、遅延時間Δｔを設定すれば、制御回路４からメイン回路５の検知回路７への信号ＤＥＴＥＮの出力を継続できるので、電荷供給能力の大きいメイン回路５の動作を続行させて、内部昇圧電源ＶＰＰへの電荷の供給を継続でき、電源投入時に内部昇圧電源ＶＰＰの電圧レベルを早期に安定値ＶＰＰ0に安定化することができる。
【００３９】
ここで、前記遅延回路３の遅延時間Δｔは、プロセスの仕様や外部電源電圧ＶＣＣの立ち上がり時間に対する内部動作電源レギュレータの特性、メインポンプの能力等を考慮して、最適化すればよい。
【００４０】
尚、前記第１の実施の形態では、遅延回路３を用いたが、電源電圧検知回路１の検知レベルよりも高い検知レベルを有する他の電源電圧検知回路を設けて、この高い検知レベルを有する電源電圧検知回路の出力信号を制御回路４に入力する構成を採用すれば、前記と同様の効果を奏することができる。
【００４１】
また、第１の実施の形態では、メイン回路５を制御する制御回路４として図３の回路構成を用いたが、同等な機能を持つ回路であれば、この回路構成に限定される必要はない。
【００４２】
（第２実施の形態）
図６は、本発明の第２の実施の形態の半導体集積回路のブロック図を示す。同図において、ＰＲＥは、電源投入直後に内部回路４１の動作を最初に規定する内部信号であって、この内部信号ＰＲＥは、図８に示すように、外部電源の投入時(t=t0)から時点t=t1で電源電圧検知回路１の出力信号／ＰＯＲ１が立ち上がった後のt=t2の時点で立ち上がり、内部回路（信号出力回路）４１で生成される。ＡＣＴは内部回路４１が動作モードか待機モードかを規定する動作／待機モード信号であって、同様に前記内部回路４１により生成される。前記内部信号ＰＲＥが制御回路４２に入力される点を除けば、図１に示す半導体集積回路と同様の外観構成である。従って、図１の構成と同様の構成部分には同一の符号を付して、その説明を省略する。
【００４３】
前記制御回路４２に入力される内部信号（指令信号）ＰＲＥは、特に、半導体記憶装置の一例であるシンクロナスＤＲＡＭにおいては、電源投入後に最初に内部動作を規定する信号であるプリチャージコマンドや、電源投入直後にモードレジスタをセットする信号であるモードレジスタセットコマンドが用いられる。
【００４４】
本実施の形態の制御回路４２の回路構成を図７に示す。図７の制御回路４２は、入力端子７４〜７７と、インバータ６９〜７２と、ＮＡＮＤ回路６６〜６８、７３とを有する。前記入力端子７４には図６の内部回路４１の出力信号（指令信号）ＰＲＥが入力され、入力端子７５には図６の電源電圧検知回路１の出力信号／ＰＯＲ１が入力され、入力端子７６には検知回路７の出力信号ＯＳＣＥＮが入力され、入力端子７７には図６の内部回路４１の動作／待機モード判定信号ＡＣＴが入力される。前記入力端子７４はＮＡＮＤ回路６６に接続され、入力端子７５はＮＡＮＤ回路６６、６８に接続される。また、前記ＮＡＮＤ回路６６、６８の出力はＮＡＮＤ回路６７に入力され、ＮＡＮＤ回路６７の出力はＮＡＮＤ回路６８に入力される。前記ＮＡＮＤ回路６７の出力はインバータ６９に入力され、このインバータ６９の出力はインバータ７０に入力される。入力端子７６はインバータ７１に入力され、入力端子７７はインバータ７２に入力される。前記３個のインバータ７０〜７２の出力はＮＡＮＤ回路７３に入力され、このＮＡＮＤ回路７３の出力が制御回路４２の出力ＤＥＴＥＮであって、この出力が前記検知回路７に入力される。
【００４５】
以上のように構成された本実施の形態の半導体集積回路について、その動作を図８に示すタイミングチャートを用いて説明する。
【００４６】
今、外部電源が投入されて(t=t0)、内部動作電源電圧ＶＩＮＴが検知レベルに達するまでは(t=t1)、図６の電源電圧検知回路１の出力／ＰＯＲ１は“Ｌ”レベルを保持するので、制御回路４２において、ＮＡＮＤ回路６６、６８の出力は共に“Ｈ”レベル、ＮＡＮＤ回路６７の出力は“Ｌ”レベルとなって、ＮＡＮＤ回路６８の出力は“Ｈ”レベルをラッチする。また、ＮＡＮＤ回路６７の“Ｌ”レベル出力を受けて、ＮＡＮＤ回路７３の入力が“Ｌ”レベルとなるので、前記ＮＡＮＤ回路７３の出力は“Ｈ”レベルとなる。即ち、信号／ＰＯＲ１が“Ｌ”レベルの期間（ｔ０≦ｔ≦ｔ１）では、検知回路７が動作して、内部昇圧電源ＶＰＰの電圧レベルをモニターし、電荷供給能力の大きいメイン回路５から電荷を高速に供給して、内部昇圧電源ＶＰＰの電圧レベルを昇圧する。尚、この期間（ｔ０≦ｔ≦ｔ１）において、制御回路４２に入力されるその他の内部信号ＰＲＥ、ＡＣＴは“Ｌ”レベルである。
【００４７】
その後、信号／ＰＯＲ１が“Ｌ”レベルから“Ｈ”レベルになり、内部動作電源ＶＩＮＴの電圧レベルが安定値ＶＩＮＴ0に達する過程（ｔ≧ｔ1）において、内部昇圧電源ＶＰＰの電圧レベルが内部動作電源ＶＩＮＴの電圧レベルＡを基準として、図４の検知回路７のＮＭＯＳトランジスタ１３８のしきい値電圧Ｖｔｎよりも高い電圧値Ｂに達すると、検知回路７の出力が“Ｌ”レベルとなって、発振回路８の動作を停止させて、ポンプ回路９による内部昇圧電源ＶＰＰへの電荷供給を停止する。
【００４８】
しかし、外部電源の投入後に、内部動作を最初に規定する内部信号ＰＲＥが内部回路４１で生成されるまでは、制御回路４２では、入力端子７４への入力信号ＰＲＥが“Ｌ”レベルを保持するので、ＮＡＮＤ回路７３の出力ＤＥＴＥＮは“Ｈ”レベルを保持する。従って、外部電源の投入後に前記内部信号ＰＲＥが“Ｈ”レベルになるまでは、メイン回路５の検知回路７が内部昇圧電源ＶＰＰの電圧レベルのモニターを続行して、その電圧レベルが検知レベルよりも低い場合には内部昇圧電源ＶＰＰに電荷を供給し、内部昇圧電源ＶＰＰの電圧レベルを高速に昇圧する。よって、電源投入時に内部昇圧電源ＶＰＰの電圧レベルを早期に安定値ＶＰＰ0に安定化することができる。
【００４９】
尚、内部信号ＰＲＥは、外部電源の投入時にその外部電源ＶＣＣの電圧レベルが安定した後に、製品仕様で規定される所定時間が経過して初めて生成される信号であるので、例えば、電源投入時に何らかの要因で、内部動作電源ＶＩＮＴの電圧レベルが図９に示すようにクランプ領域を含むような場合であっても、内部信号ＰＲＥが“Ｈ”レベルになるまでは、制御回路４２の出力信号は“Ｈ”レベルを保持して、メイン回路５の検知回路７の動作を続行させるので、電源投入時の内部昇圧電源ＶＰＰの電圧レベルを早期に安定値ＶＰＰ0に安定化することができる。
【００５０】
尚、本実施の形態では、制御回路４２として図７に示す回路構成を用いたが、同等な機能を持つ回路であれば、図７の回路構成に限定される必要はない。
【００５１】
また、本実施の形態では、シンクロナスＤＲＡＭにおいて、前記制御回路４２に入力される内部信号（指令信号）ＰＲＥとして、プリチャージコマンドのうち電源投入後に最初に発生するコマンドや、電源投入直後に発生するモードレジスタセットコマンドが使用されるので、別途に指令信号を生成する必要が無い。
【００５２】
【発明の効果】
以上説明したように、請求項１ないし請求項１０記載の発明の半導体集積回路によれば、外部電源の投入時には、昇圧電源電圧が安定値に昇圧されるまでは、検知回路による内部昇圧電源電圧の検知動作を続行させて、ポンプ回路の動作を継続させたので、昇圧電源電圧の安定値にまでの昇圧動作を確保して、電源投入時での内部昇圧電源電圧を早期に安定値に安定させることが可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体集積回路の構成を示すブロック図である。
【図２】 同半導体集積回路に備える遅延回路の内部構成を示す図である。
【図３】 同半導体集積回路に備える制御回路の内部構成を示す図である。
【図４】 同半導体集積回路に備える内部昇圧電源電圧発生回路のメイン回路内の検知回路の内部構成を示す図である。
【図５】 本発明の第１の実施の形態の半導体集積回路の電源投入時の動作を示すタイミングチャート図である。
【図６】 本発明の第２の実施の形態の半導体集積回路の構成を示すブロック図である。
【図７】 同半導体集積回路に備える制御回路の内部構成を示す図である。
【図８】 本発明の第２の実施の形態の半導体集積回路の電源投入時の動作を示すタイミングチャート図である。
【図９】 本発明の第２の実施の形態の半導体集積回路の電源投入時の他の動作を示すタイミングチャート図である。
【図１０】 従来の内部昇圧電源電圧のレベル検知回路の構成を示す図である。
【図１１】 従来の内部昇圧電源電圧のレベル検知回路の電源投入時での動作を示すタイミングチャート図である。
【符号の説明】
ＶＩＮＴ 内部動作電源電圧
ＶＰＰ 内部昇圧電源
１ 電源電圧検知回路（電圧検知回路）
２ 内部回路
３ 遅延回路（信号出力回路）
／ＰＯＲ２ 遅延回路の出力信号（指令信号）
４、４２ 制御回路
５ メイン回路
６ サブ回路
７ メイン回路内の検知回路
ＯＳＣＥＮ メイン回路内の検知回路の出力信号
ＡＣＴ 動作／待機モード信号
９ メイン回路内のポンプ回路
１０ サブ回路内の検知回路
１２ サブ回路内のポンプ回路
１３ 内部昇圧電源電圧発生回路
４１ 内部回路（信号出力回路）
１３８ ＮＭＯＳトランジスタ
（メイン回路内の検知回路に備えるＭＯＳトランジスタ）
ＰＲＥ 内部信号（指令信号）
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、内部昇圧電源発生回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
従来、内部昇圧電源発生回路を備えた半導体集積回路では、発生した内部昇圧電圧が基準レベル未満であれば、発振信号でポンプ回路を動作させて、昇圧電源に電荷を供給する一方、発生した内部昇圧電圧が基準レベル以上になると、前記ポンプ回路の動作を停止させる。このため、内部昇圧電源発生回路には、内部に、発生昇圧電圧を基準レベルと比較するレベル検知回路が備えられる。このレベル検知回路として、本願出願人は、先に、特開平７−６５８２号公報に開示される構成を提案している。以下、この提案したレベル検知回路を図１０に基づいて説明する。
【０００３】
図１０のレベル検知回路において、１２０は昇圧電源、１２１は基準電位発生部、１２２はレベル検知部、１２４は第１の電源、１２５は接地電源である。前記基準電位発生部１２１では、ダイオード型のＰＭＯＳトランジスタ１６１と、高抵抗として使用されるＮＭＯＳトランジスタ１６２と、ダイオード型のＮＭＯＳトランジスタ１６３とが直列に接続されて、第１の電源１２４と接地電源１２５との間に配置される。第１の基準電位１２９は、ダイオード型のＰＭＯＳトランジスタ１６１と高抵抗として使用しているＮＭＯＳトランジスタ１６２との間から取り出され、第２の基準電位１３３は、前記高抵抗として使用しているＮＭＯＳトランジスタ１６２とダイオード型のＮＭＯＳトランジスタ１６３との間から取り出される。尚、前記ダイオード型のＮＭＯＳトランジスタ１６３と接地電位の間には、更に、第２の基準電位１３３を僅かに高くするＮＭＯＳトランジスタ１６４が配置されている。前記第１の基準電位１２９のレベルは、『第１の電源レベル−ＰＭＯＳトランジスタ１６１のしきい値電圧』であり、第２の基準電位１３３のレベルはほぼＮＭＯＳトランジスタ１６４のしきい値電圧である。
【０００４】
また、前記レベル検知部１２２では、ＮＭＯＳトランジスタ１２８と、ＰＭＯＳトランジスタ１７０と、抵抗として働くＮＭＯＳトランジスタ１７１とが直列に接続されて、前記昇圧電源１２０と接地電源１２５との間に配置される。前記ＰＭＯＳトランジスタ１７０と、抵抗として働くＮＭＯＳトランジスタ１７１との間から出力１３１が取り出される。前記レベル検知部１２２の検知レベルは、『第１の電源の電圧レベル＋ＮＭＯＳトランジスタ１２８のしきい値電圧』になり、昇圧電圧の検知レベルは第１の電源の電圧レベルを基準とする電圧レベルになる。
【０００５】
前記レベル検知回路の動作を説明すると、次の通りである。昇圧電源の電圧レベルが前記検知レベル未満の場合は、ＮＭＯＳトランジスタ１２８がＯＦＦし、出力１３１の電荷は、ＮＭＯＳトランジスタ１７１を介して接地電源１２５にディスチャージされ、出力１３１はＬレベルになり、昇圧電源の電位が検知レベル未満であることを示す。一方、昇圧電源の電圧レベルが前記検知レベル以上に高くなると、ＮＭＯＳトランジスタ１２８がＯＮして、昇圧電源−接地電源間にはＮＭＯＳトランジスタ１２８、１７１及びＰＭＯＳトランジスタ１７０を介して電流が流れ、これにより出力１３１の電圧レベルがＨレベルになり、昇圧電源の電位が検知レベル以上であることを示す。
【０００６】
図１０のレベル検知回路では、昇圧電源の電位が検知レベル以上の際、昇圧電源−接地電源間に電流が流れるものの、第１の基準電位１２９はＮＭＯＳトランジスタ１７０のゲートに接続されるので、前記電流が第１の基準電位１２９を経て第１の電源に流れ込むことが防止されて、チップの誤動作を防止できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記従来のレベル検知回路では、以下の問題点を有することが判った。即ち、前記第１の電源が外部電源でなく、内部で外部電源の電圧を受けて内部動作電圧ＶＩＮＴを生成する内部動作電圧発生回路である場合には、電源投入時に次の問題が生じることがあることが判った。以下、具体的に説明すると、図１１に示すように、時刻ｔ=t0で外部電源ＶＣＣを投入すると、しばらくして時刻ｔ=t1で内部動作電圧ＶＩＮＴが立ち上がる。昇圧電圧ＶＰＰが検知レベル（＝内部動作電圧ＶＩＮＴ＋ＮＭＯＳトランジスタ１２８のしきい値電圧Ｖｔ）未満の際には、レベル検知部１２２の出力１３１はＬレベルであって、この出力１３１に基づいてポンプ回路が動作し、昇圧電圧ＶＰＰは上昇する。
【０００８】
その後、時刻ｔ=t3で、内部動作電圧ＶＩＮＴが所定電圧ＶＩＮＴ0に達しない途中の電圧値Ａの段階で、昇圧電圧ＶＰＰが前記内部動作電圧値Ａを基準としてＮＭＯＳトランジスタ１２８のしきい値電圧Ｖｔだけ高い電圧値Ｂに達すると、この昇圧電圧ＶＰＰは安定値ＶＰＰ0への昇圧が完了していない途中の電圧値Ｂ（Ｂ＜ＶＰＰ0）であるにも拘わらず、レベル検知部１２２の出力１３１はＨレベルに変化し、ポンプ回路の動作は停止する。この段階でレベル検知回路の動作を停止させる構成である場合には、その後に内部動作電圧ＶＩＮＴが前記途中電圧値Ａから上昇して昇圧電圧ＶＰＰが再び検知レベル未満になっても、ポンプ回路の動作の停止は継続されて、昇圧電圧ＶＰＰは前記途中電圧値Ｂのまま、昇圧電圧の昇圧制御は停止することになる。
【０００９】
本発明は、前記問題点を解決するためになされたものであり、その目的は、外部電源の投入時には、昇圧電圧ＶＰＰが所期の昇圧完了電圧（安定値）ＶＰＰ0に昇圧されるまで、ポンプ回路の動作を続行して、外部電源投入時での昇圧電圧を早期に安定化することにある。
【００１０】
【課題を解決するための手段】
前記問題点を解決するために、本発明では、外部電源の投入時には、昇圧電圧の電圧レベルが所期の昇圧完了電圧ＶＰＰ0に達するまでは、レベル検知回路の動作を継続させて、ポンプ回路の動作を再開させる。
【００１１】
即ち、請求項１記載の発明の半導体集積回路は、外部電源を受けて生成される内部動作電源電圧に基づいて検知レベルを設定し、内部昇圧電源電圧を前記検知レベルで検知する検知回路と、前記検知回路の出力信号に応じて内部昇圧電源に電荷を供給するポンプ回路とを持つ内部昇圧電源電圧発生回路を備えた半導体集積回路において、前記検知回路の動作の開始及び停止を制御する制御回路と、前記外部電源の投入時に、前記内部動作電源電圧が安定値に上昇した後に初めて前記検知回路の検知動作の停止を行うように前記制御回路に指令信号を出力する信号出力回路とを備え、前記制御回路は、前記検知回路の出力信号と、前記信号出力回路の指令信号と、動作状態及び待機状態を判定した動作／待機モード信号とに基づいて、出力信号を生成して前記検知回路に供給し、前記制御回路が前記信号出力回路の指令信号を受け、前記検知回路が前記内部昇圧電源電圧が前記検知レベルを越えたことを検知し、且つ、前記動作／待機モード信号が待機状態を示しているときに、前記検知回路の検知動作が停止させられることを特徴とする。
【００１２】
請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記検知回路は、ＭＯＳトランジスタを有し、前記内部動作電源電圧を基準として前記ＭＯＳトランジスタのしきい値電圧だけ高い電圧を前記検知レベルに設定することを特徴とする。
【００１３】
請求項３記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記内部動作電源電圧の立ち上がり時に、前記内部動作電源電圧を所定検知レベルで検知する電圧検知回路を有し、前記信号出力回路は、プログラマブルなヒューズオプションを持ち、前記電圧検知回路の検知信号を遅らせる遅延回路であることを特徴とする。
【００１４】
請求項４記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記内部動作電源電圧の立ち上がり時に、前記内部動作電源電圧を所定検知レベルで検知する電圧検知回路を有し、前記信号出力回路は、前記電圧検知回路の所定検知レベルより高い検知レベルを持ち、この検知レベルで前記内部動作電源電圧の立ち上がり時に前記内部動作電源電圧を検知する電源電圧検知回路であることを特徴とする。
【００１５】
請求項５記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記信号出力回路は、外部電源の投入後に内部動作を規定する最初のコマンドを、前記指令信号として前記制御回路に出力することを特徴とする。
【００１６】
請求項６記載の発明は、前記請求項５記載の半導体集積回路において、シンクロナスＤＲＡＭを持ち、前記信号出力回路は、前記外部電源の投入後に最初に前記シンクロナスＤＲＡＭのプリチャージ動作を規定するプリチャージコマンドを前記指令信号として、前記制御回路に出力することを特徴とする。
【００１７】
請求項７記載の発明は、前記請求項５記載の半導体集積回路において、モードレジスタを有するシンクロナスＤＲＡＭを持ち、前記信号出力回路は、前記外部電源の投入後に前記モードレジスタをセットするモードレジスタセットコマンドを、前記指令信号として前記制御回路に出力することを特徴とする。
【００１８】
請求項８記載の発明は、前記請求項１又は２記載の半導体集積回路において、前記内部昇圧電源電圧発生回路は、前記検知回路及びポンプ回路を有し且つ内部昇圧電源への電荷供給能力が大きいメイン回路と、前記検知回路及びポンプ回路を有し且つ内部昇圧電源への電荷供給能力が小さいサブ回路とを持ち、前記制御回路は、前記メイン回路に備える前記検知回路の動作の開始及び停止を制御することを特徴とする。
【００１９】
請求項９記載の発明は、前記請求項８記載の半導体集積回路において、前記メイン回路は、外部電源の投入後から前記信号出力回路が指令信号を出力するまでの期間、及び内部回路の動作時には、検知回路の出力信号に応じて前記ポンプ回路を動作又は停止させ、前記信号出力回路が指令信号を出力した後から内部回路が動作状態になるまでの期間、及び内部回路の待機時には、前記ポンプ回路を停止させることを特徴とする。
【００２０】
請求項１０記載の発明は、前記請求項８記載の半導体集積回路において、前記サブ回路は、前記検知回路により内部昇圧電源電圧を常時検知し、前記制御回路及び前記信号出力回路の動作並びに内部回路の動作／待機状態に拘わらず、前記検知回路の出力信号に応じて前記ポンプ回路の動作を制御することを特徴としている。
【００２１】
以上の構成により、請求項１ないし請求項１０記載の発明の半導体集積回路では、外部電源の投入時には、内部動作電源電圧が立ち上がるが、昇圧電源電圧が安定値に昇圧される前に検知回路が検知動作を停止しようとする場合がある。例えば、電源投入時での内部動作電源電圧が安定値に達する前の途中電圧値の段階で、昇圧電源電圧が前記途中電圧値よりも検知回路内のＭＯＳトランジスタのしきい値電圧分高くなる，即ち検知レベルに達すれば、この時点で、昇圧電源電圧がその後に検知レベル未満になる場合であっても、検知回路は検知動作を停止しようとする。しかし、信号出力回路が制御回路に指令信号を出力して、前記制御回路は検知回路の検知動作を続行させるので、ポンプ回路の動作が継続されて、昇圧電源電圧は安定値にまで早期に昇圧される。従って、電源投入時でも内部昇圧電源電圧は早期に安定値に安定する。
【００２２】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体集積回路のブロック図を示す。同図において、１は電源電圧検知回路１であって、この電源電圧検知回路（電圧検知回路）１は、内部動作電源電圧ＶＩＮＴを電源とし、外部電源の投入時にこの内部動作電源電圧ＶＩＮＴの立ち上がりの電圧レベルが検知レベルに達したことを検知して、ＬレベルからＨレベルに論理反転する信号／ＰＯＲを発生する。前記検知レベルは、図５に示すように、内部動作電源電圧ＶＩＮＴの安定値ＶＩＮＴ0よりも所定値未満の電圧値ＶＩＮＴdetに設定される。その理由は、内部動作電源電圧ＶＩＮＴが何らかの理由で変動した際に、この電圧変動に伴い前記信号／ＰＯＲが誤ってＨレベルからＬレベルに反転することを防止して、内部回路の正常動作を確保するためである。
【００２３】
また、２は内部回路、３は遅延回路、４は制御回路、１３は内部昇圧電源電圧発生回路である。前記内部回路２は、半導体集積回路の内部に備えられる入力回路及びデコーダ等を含む回路であって、前記電源電圧検知回路１の出力信号／ＰＯＲと外部入力信号（図示せず）とに基づいて、内部動作を規定する信号ＡＣＴを生成する。前記内部昇圧電源電圧発生回路１３は、内部昇圧電源ＶＰＰへ電荷を供給するメイン回路５とサブ回路６とを持ち、前記メイン回路４５は、電荷供給能力が大きく、前記サブ回路６は電荷供給能力が小さい。前記メイン回路５及びサブ回路６は、各々、内部昇圧電源ＶＰＰの電圧レベルを検知する検知回路７、１０と、発振信号を生成する発振回路８、１１と、前記発振回路８、１１で生成される発振信号に基づいて内部昇圧電源ＶＰＰに電荷を供給するポンプ回路９、１２とを備えている。
【００２４】
前記メイン回路５において、検知回路７は、前記制御回路４からの制御信号を受けて動作可能となって、内部昇圧電源ＶＰＰの電圧レベルを検知し、内部昇圧電源ＶＰＰの電圧レベルが所定の検知レベル（詳しくは後述する）よりも低い場合には、発振回路８で生成される高周波の発振信号でポンプ回路９を動作させて、内部昇圧電源ＶＰＰに電荷を高速に供給する。そして、内部昇圧電源ＶＰＰの電圧レベルが検知レベルより高くなると、発振回路８の動作を停止させて、ポンプ回路９による内部昇圧電源ＶＰＰへの電荷供給を停止する。
【００２５】
また、前記サブ回路６において、検知回路１０は、内部昇圧電源ＶＰＰの電圧レベルを常時検知して、内部昇圧電源ＶＰＰの電圧レベルが検知レベルよりも低い場合には、発振回路１１で生成される低周波の発振信号でポンプ回路１２を動作させて、内部昇圧電源ＶＰＰに電荷を供給し、内部昇圧電源ＶＰＰの電圧レベルが検知レベルよりも高くなると、発振回路１１の動作を停止させて、ポンプ回路１２による内部昇圧電源ＶＰＰへの電荷供給を停止する。
【００２６】
本実施の形態では、内部昇圧電源ＶＰＰへの電荷供給について、外部電源の投入時や内部回路の動作時のように、高速に内部昇圧電源ＶＰＰの電圧レベルを昇圧する必要がある場合は、電荷供給能力の大きいメイン回路５を動作させ、また内部回路が待機時にある場合のように、リーク電流等を補う程度の供給能力しか必要とされない場合は、サブ回路６のみを動作させて、低消費電力化を図っている。
【００２７】
図３に、図１の検知回路７の動作を制御する制御回路４の内部構成を示す。同図に示すように、制御回路４は、３個の入力端子１２８、１２９、１３０と、入力端子１２８、１２９の信号が入力されるインバータ１２５、１２６と、前記インバータ１２５、１２６の出力と入力端子１３０の信号が入力されるＮＡＮＤ回路１２７から構成される。前記入力端子１２８には、図１の検知回路７の出力信号（発振回路８への駆動信号）ＯＳＣＥＮが入力され、この信号は内部昇圧電源ＶＰＰの電圧レベルがその検知レベルより低くなると“Ｈ”、内部昇圧電源ＶＰＰの電圧レベルがその検知レベルより高くなると“Ｌ”となる信号である。また、前記入力端子１２９には、図１の内部回路２の出力信号ＡＣＴが入力され、この出力信号は、外部入力信号に基づいて内部回路２で生成される信号であって、内部回路２が動作モードの際は“Ｈ”となり、待機モードの際は“Ｌ”となる動作／待機モード信号である。更に、前記入力端子１３０には、前記遅延回路３の出力信号／ＰＯＲ２が入力される。この信号／ＰＯＲ２は、後に詳述するが、図５に示すように、外部電源投入時に、電源電圧検知回路１の出力信号／ＰＯＲの立ち上がり（ｔ＝ｔ3）の後、所定時間遅れて時間ｔ＝ｔ5で立ち上がってＨレベルとなる信号である。
【００２８】
図４は、図１の検知回路７の内部構成を示す。同図において、検知回路７は、ＰＭＯＳトランジスタ１３５、１３９、１４２と、ＮＭＯＳトランジスタ１３７、１３８、１４０、１４１、１４３と、インバータ１４４、１４５、１４６及び抵抗Ｒとから構成される。ＰＭＯＳトランジスタ１３５、１４２のソースは内部動作電源ＶＩＮＴに、またＮＭＯＳトランジスタ１３８のドレイン及びゲートは内部昇圧電源ＶＰＰに接続される。内部動作電源ＶＩＮＴ１４７とＧＮＤとの間には、ゲートとソースとを短絡させたＰＭＯＳトランジスタ１３５、ＮＭＯＳトランジスタ１３７及び抵抗Ｒを介してＤＣ電流が流れていて、ＰＭＯＳトランジスタ１３９のゲートに現れるリファレンス電圧ＶＲＥＦＰと、ＮＭＯＳトランジスタ１４１のゲートに現れるリファレンス電圧ＶＲＥＦＮとを生成している。
【００２９】
ここで、図４の検知回路７において、２個のＰＭＯＳトランジスタ１３５、１３９が同じしきい値電圧を有する場合には、ドレインとゲートとを短絡したＮＭＯＳトランジスタ（ＭＯＳトランジスタ）１３８のしきい値電圧をＶｔｎ、内部動作電源ＶＩＮＴの電圧レベルを同符号のＶＩＮＴとすると、検知回路７での昇圧電源ＶＰＰの検知レベルＶｄｅｔは、Ｖｄｅｔ＝ＶＩＮＴ＋Ｖｔｈと表され、内部動作電源ＶＩＮＴの電圧レベルを基準とした電圧レベルになる。
【００３０】
この検知回路７において、入力端子１５１には、図１の制御回路４の出力信号ＤＥＴＥＮが入力され、出力端子１５０の出力信号ＯＳＣＥＮは図１の発振回路８及び制御回路４の入力端子１２８に入力される。入力端子１５１の信号値が“Ｈ”の場合、ＰＭＯＳトランジスタ１４２がＯＦＦ、ＮＭＯＳトランジスタ１４０がＯＮして、内部昇圧電源ＶＰＰの電圧レベルのモニターを開始し、一方、内部昇圧電源ＶＰＰの電圧レベルが前記検知レベルよりも低い場合は、ＮＭＯＳトランジスタ１３８がＯＦＦし、図示したノードＡの電荷は、ＮＭＯＳトランジスタ１４０、１４１を介してＧＮＤにディスチャージされる。そして、ノードＡの電圧レベルがインバータ１４４のしきい値電圧よりも低くなると、出力信号ＯＳＣＥＮは“Ｈ”レベルになって図１の発振回路８を動作させ、ポンプ回路９を動作させて、内部昇圧電源ＶＰＰに電荷を供給する。
【００３１】
前記内部昇圧電源ＶＰＰへの電荷供給により、内部昇圧電源ＶＰＰの電圧レベルが前記検知レベルよりも高くなると、ＮＭＯＳトランジスタ１３８がＯＮし、内部昇圧電源ＶＰＰとＧＮＤとの間には、ＮＭＯＳトランジスタ１３８、１４０、１４１及びＰＭＯＳトランジスタ１３９を介して電流が流れる。そして、この電流による電圧降下により、ノードＡの電圧レベルがインバータ１４４のしきい値電圧を越えると、出力信号ＯＳＣＥＮは“Ｌ”レベルになって、発振回路８の動作を停止させる。
【００３２】
入力端子１５１の信号値が“Ｌ”レベルの場合には、ＰＭＯＳトランジスタ１４２がＯＮ、ＮＭＯＳトランジスタ１４０がＯＦＦであるので、内部昇圧電源ＶＰＰの電圧レベルのモニターは停止状態にあり、この時、ノードＡは内部動作電源ＶＩＮＴの電圧レベルにチャージされるため、出力信号ＯＳＣＥＮは“Ｌ”レベルになって、発振回路８は動作を停止した状態を保持する。
【００３３】
以上、メイン回路５の検知回路７について述べたが、サブ回路６の検知回路１０については、図４の検知回路７での入力端子１５１、ＰＭＯＳトランジスタ１４２、ＮＭＯＳトランジスタ１４０、及び内部動作電源ＶＩＮＴを省いた回路構成と同一構成であって、その動作は、図４の検知回路７において入力端子１５１の信号値が“Ｈ”レベルの場合と同様である。
【００３４】
図２（ａ）は、図１に示した遅延回路（信号出力回路）３の内部構成を示し、抵抗値を用いたヒューズオプション回路である。同図において、３ａは内部動作電源ＶＩＮＴに接続され且つゲートに入力信号ＩＮが入力されるＰＭＯＳトランジスタ、３ｂは接地電源に接続され且つゲートに前記入力信号ＩＮが入力されるＰＭＯＳトランジスタ、Ｒ１、Ｒ２及びＲ３は前記２個のトランジスタ３ａ、３ｂ間に直列接続された３個の抵抗であって、拡散抵抗又は配線抵抗などを用いて形成される。また、Ｆ１、Ｆ２及びＦ３は各々前記抵抗Ｒ１〜Ｒ３に並列に接続されたヒューズ、３ｃは前記ＰＭＯＳトランジスタ３ａと抵抗Ｒ１との接続点であるノードＢに接続されたインバータであって、インバータ３ｃの出力信号ＯＵＴは図１の信号（指令信号）／ＰＯＲ２として制御回路４に出力される。また、Ｃは前記ノードＢと接地電源との間に配置されたコンデンサである。
【００３５】
前記遅延回路３では、図２（ｂ）に示すように、入力信号ＩＮがＬレベルになると、ＰＭＯＳトランジスタ３ａがＯＮ、ＮＭＯＳトランジスタ３ｂがＯＦＦして、ノードＢの電位はＨレベルとなり、出力信号ＯＵＴ（／ＰＯＲ２）はＬレベルになる。一方、入力信号ＩＮがＨレベルになると、ＰＭＯＳトランジスタ３ａがＯＦＦ、ＮＭＯＳトランジスタ３ｂがＯＮして、ノードＢの電位はＬレベルとなり、出力信号ＯＵＴ（／ＰＯＲ２）はＨレベルになる。この時、３個のヒューズＦ１〜Ｆ３が切断されていない場合には、出力信号ＯＵＴは同図に実線で示す時点で立ち上がるが、ヒューズＦ１〜Ｆ３の１個、２個又は全部が切断された場合には、各々、同図に破線で示すように出力信号ＯＵＴの立ち上がり時刻が順次遅延する。従って、遅延回路３では、図１の電源電圧検知回路１の出力／ＰＯＲ１の立ち上がり時から本遅延回路３の出力／ＰＯＲ２の立ち上がり時までの遅延時間を前記３個のヒューズＦ１〜Ｆ３の切断により最適値に調整する。
【００３６】
以上のように構成された半導体集積回路について、その動作を図５に示すタイミングチャートを用いて説明する。
【００３７】
いま、外部電源ＶＣＣの投入時（t=t0）に、電源電圧検知回路１が内部動作電源ＶＩＮＴの電圧レベルを検知して、その出力信号／ＰＯＲ１が“Ｌ”レベルから“Ｈ”レベルになり（t=t1）、内部動作電源ＶＩＮＴの電圧レベルが所望の基準電位（安定値）に達する過程（ｔ≧ｔ１）において、内部昇圧電源ＶＰＰの電圧レベルが内部動作電源ＶＩＮＴの電圧レベルＡに対して、検知回路７のＮＭＯＳトランジスタ１３８のしきい値電圧Ｖｔｎよりも高い電圧値Ｂに達すると、検知回路７の出力ＯＳＣＥＮが“Ｌ”レベルになるので、発振回路８の動作は停止し、ポンプ回路９による内部昇圧電源ＶＰＰへの電荷供給も停止する。
【００３８】
しかし、メイン回路５の動作を制御する制御回路４には、電源電圧検知回路１の出力信号／ＰＯＲ１を遅延回路３で時間Δｔ（=t2-t1）だけ遅延した信号／ＰＯＲ２が入力されるので、内部動作電源ＶＩＮＴが安定値ＶＩＮＴ0に達するまでは、遅延回路３の出力信号／ＰＯＲ２が“Ｌ”を保持するように、遅延時間Δｔを設定すれば、制御回路４からメイン回路５の検知回路７への信号ＤＥＴＥＮの出力を継続できるので、電荷供給能力の大きいメイン回路５の動作を続行させて、内部昇圧電源ＶＰＰへの電荷の供給を継続でき、電源投入時に内部昇圧電源ＶＰＰの電圧レベルを早期に安定値ＶＰＰ0に安定化することができる。
【００３９】
ここで、前記遅延回路３の遅延時間Δｔは、プロセスの仕様や外部電源電圧ＶＣＣの立ち上がり時間に対する内部動作電源レギュレータの特性、メインポンプの能力等を考慮して、最適化すればよい。
【００４０】
尚、前記第１の実施の形態では、遅延回路３を用いたが、電源電圧検知回路１の検知レベルよりも高い検知レベルを有する他の電源電圧検知回路を設けて、この高い検知レベルを有する電源電圧検知回路の出力信号を制御回路４に入力する構成を採用すれば、前記と同様の効果を奏することができる。
【００４１】
また、第１の実施の形態では、メイン回路５を制御する制御回路４として図３の回路構成を用いたが、同等な機能を持つ回路であれば、この回路構成に限定される必要はない。
【００４２】
（第２実施の形態）
図６は、本発明の第２の実施の形態の半導体集積回路のブロック図を示す。同図において、ＰＲＥは、電源投入直後に内部回路４１の動作を最初に規定する内部信号であって、この内部信号ＰＲＥは、図８に示すように、外部電源の投入時(t=t0)から時点t=t1で電源電圧検知回路１の出力信号／ＰＯＲ１が立ち上がった後のt=t2の時点で立ち上がり、内部回路（信号出力回路）４１で生成される。ＡＣＴは内部回路４１が動作モードか待機モードかを規定する動作／待機モード信号であって、同様に前記内部回路４１により生成される。前記内部信号ＰＲＥが制御回路４２に入力される点を除けば、図１に示す半導体集積回路と同様の外観構成である。従って、図１の構成と同様の構成部分には同一の符号を付して、その説明を省略する。
【００４３】
前記制御回路４２に入力される内部信号（指令信号）ＰＲＥは、特に、半導体記憶装置の一例であるシンクロナスＤＲＡＭにおいては、電源投入後に最初に内部動作を規定する信号であるプリチャージコマンドや、電源投入直後にモードレジスタをセットする信号であるモードレジスタセットコマンドが用いられる。
【００４４】
本実施の形態の制御回路４２の回路構成を図７に示す。図７の制御回路４２は、入力端子７４〜７７と、インバータ６９〜７２と、ＮＡＮＤ回路６６〜６８、７３とを有する。前記入力端子７４には図６の内部回路４１の出力信号（指令信号）ＰＲＥが入力され、入力端子７５には図６の電源電圧検知回路１の出力信号／ＰＯＲ１が入力され、入力端子７６には検知回路７の出力信号ＯＳＣＥＮが入力され、入力端子７７には図６の内部回路４１の動作／待機モード判定信号ＡＣＴが入力される。前記入力端子７４はＮＡＮＤ回路６６に接続され、入力端子７５はＮＡＮＤ回路６６、６８に接続される。また、前記ＮＡＮＤ回路６６、６８の出力はＮＡＮＤ回路６７に入力され、ＮＡＮＤ回路６７の出力はＮＡＮＤ回路６８に入力される。前記ＮＡＮＤ回路６７の出力はインバータ６９に入力され、このインバータ６９の出力はインバータ７０に入力される。入力端子７６はインバータ７１に入力され、入力端子７７はインバータ７２に入力される。前記３個のインバータ７０〜７２の出力はＮＡＮＤ回路７３に入力され、このＮＡＮＤ回路７３の出力が制御回路４２の出力ＤＥＴＥＮであって、この出力が前記検知回路７に入力される。
【００４５】
以上のように構成された本実施の形態の半導体集積回路について、その動作を図８に示すタイミングチャートを用いて説明する。
【００４６】
今、外部電源が投入されて(t=t0)、内部動作電源電圧ＶＩＮＴが検知レベルに達するまでは(t=t1)、図６の電源電圧検知回路１の出力／ＰＯＲ１は“Ｌ”レベルを保持するので、制御回路４２において、ＮＡＮＤ回路６６、６８の出力は共に“Ｈ”レベル、ＮＡＮＤ回路６７の出力は“Ｌ”レベルとなって、ＮＡＮＤ回路６８の出力は“Ｈ”レベルをラッチする。また、ＮＡＮＤ回路６７の“Ｌ”レベル出力を受けて、ＮＡＮＤ回路７３の入力が“Ｌ”レベルとなるので、前記ＮＡＮＤ回路７３の出力は“Ｈ”レベルとなる。即ち、信号／ＰＯＲ１が“Ｌ”レベルの期間（ｔ０≦ｔ≦ｔ１）では、検知回路７が動作して、内部昇圧電源ＶＰＰの電圧レベルをモニターし、電荷供給能力の大きいメイン回路５から電荷を高速に供給して、内部昇圧電源ＶＰＰの電圧レベルを昇圧する。尚、この期間（ｔ０≦ｔ≦ｔ１）において、制御回路４２に入力されるその他の内部信号ＰＲＥ、ＡＣＴは“Ｌ”レベルである。
【００４７】
その後、信号／ＰＯＲ１が“Ｌ”レベルから“Ｈ”レベルになり、内部動作電源ＶＩＮＴの電圧レベルが安定値ＶＩＮＴ0に達する過程（ｔ≧ｔ1）において、内部昇圧電源ＶＰＰの電圧レベルが内部動作電源ＶＩＮＴの電圧レベルＡを基準として、図４の検知回路７のＮＭＯＳトランジスタ１３８のしきい値電圧Ｖｔｎよりも高い電圧値Ｂに達すると、検知回路７の出力が“Ｌ”レベルとなって、発振回路８の動作を停止させて、ポンプ回路９による内部昇圧電源ＶＰＰへの電荷供給を停止する。
【００４８】
しかし、外部電源の投入後に、内部動作を最初に規定する内部信号ＰＲＥが内部回路４１で生成されるまでは、制御回路４２では、入力端子７４への入力信号ＰＲＥが“Ｌ”レベルを保持するので、ＮＡＮＤ回路７３の出力ＤＥＴＥＮは“Ｈ”レベルを保持する。従って、外部電源の投入後に前記内部信号ＰＲＥが“Ｈ”レベルになるまでは、メイン回路５の検知回路７が内部昇圧電源ＶＰＰの電圧レベルのモニターを続行して、その電圧レベルが検知レベルよりも低い場合には内部昇圧電源ＶＰＰに電荷を供給し、内部昇圧電源ＶＰＰの電圧レベルを高速に昇圧する。よって、電源投入時に内部昇圧電源ＶＰＰの電圧レベルを早期に安定値ＶＰＰ0に安定化することができる。
【００４９】
尚、内部信号ＰＲＥは、外部電源の投入時にその外部電源ＶＣＣの電圧レベルが安定した後に、製品仕様で規定される所定時間が経過して初めて生成される信号であるので、例えば、電源投入時に何らかの要因で、内部動作電源ＶＩＮＴの電圧レベルが図９に示すようにクランプ領域を含むような場合であっても、内部信号ＰＲＥが“Ｈ”レベルになるまでは、制御回路４２の出力信号は“Ｈ”レベルを保持して、メイン回路５の検知回路７の動作を続行させるので、電源投入時の内部昇圧電源ＶＰＰの電圧レベルを早期に安定値ＶＰＰ0に安定化することができる。
【００５０】
尚、本実施の形態では、制御回路４２として図７に示す回路構成を用いたが、同等な機能を持つ回路であれば、図７の回路構成に限定される必要はない。
【００５１】
また、本実施の形態では、シンクロナスＤＲＡＭにおいて、前記制御回路４２に入力される内部信号（指令信号）ＰＲＥとして、プリチャージコマンドのうち電源投入後に最初に発生するコマンドや、電源投入直後に発生するモードレジスタセットコマンドが使用されるので、別途に指令信号を生成する必要が無い。
【００５２】
【発明の効果】
以上説明したように、請求項１ないし請求項１０記載の発明の半導体集積回路によれば、外部電源の投入時には、昇圧電源電圧が安定値に昇圧されるまでは、検知回路による内部昇圧電源電圧の検知動作を続行させて、ポンプ回路の動作を継続させたので、昇圧電源電圧の安定値にまでの昇圧動作を確保して、電源投入時での内部昇圧電源電圧を早期に安定値に安定させることが可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体集積回路の構成を示すブロック図である。
【図２】 同半導体集積回路に備える遅延回路の内部構成を示す図である。
【図３】 同半導体集積回路に備える制御回路の内部構成を示す図である。
【図４】 同半導体集積回路に備える内部昇圧電源電圧発生回路のメイン回路内の検知回路の内部構成を示す図である。
【図５】 本発明の第１の実施の形態の半導体集積回路の電源投入時の動作を示すタイミングチャート図である。
【図６】 本発明の第２の実施の形態の半導体集積回路の構成を示すブロック図である。
【図７】 同半導体集積回路に備える制御回路の内部構成を示す図である。
【図８】 本発明の第２の実施の形態の半導体集積回路の電源投入時の動作を示すタイミングチャート図である。
【図９】 本発明の第２の実施の形態の半導体集積回路の電源投入時の他の動作を示すタイミングチャート図である。
【図１０】 従来の内部昇圧電源電圧のレベル検知回路の構成を示す図である。
【図１１】 従来の内部昇圧電源電圧のレベル検知回路の電源投入時での動作を示すタイミングチャート図である。
【符号の説明】
ＶＩＮＴ 内部動作電源電圧
ＶＰＰ 内部昇圧電源
１ 電源電圧検知回路（電圧検知回路）
２ 内部回路
３ 遅延回路（信号出力回路）
／ＰＯＲ２ 遅延回路の出力信号（指令信号）
４、４２ 制御回路
５ メイン回路
６ サブ回路
７ メイン回路内の検知回路
ＯＳＣＥＮ メイン回路内の検知回路の出力信号
ＡＣＴ 動作／待機モード信号
９ メイン回路内のポンプ回路
１０ サブ回路内の検知回路
１２ サブ回路内のポンプ回路
１３ 内部昇圧電源電圧発生回路
４１ 内部回路（信号出力回路）
１３８ ＮＭＯＳトランジスタ
（メイン回路内の検知回路に備えるＭＯＳトランジスタ）
ＰＲＥ 内部信号（指令信号）
Claims (10)
- 外部電源を受けて生成される内部動作電源電圧に基づいて検知レベルを設定し、内部昇圧電源電圧を前記検知レベルで検知する検知回路と、前記検知回路の出力信号に応じて内部昇圧電源に電荷を供給するポンプ回路とを持つ内部昇圧電源電圧発生回路
を備えた半導体集積回路において、
前記検知回路の動作の開始及び停止を制御する制御回路と、
前記外部電源の投入時に、前記内部動作電源電圧が安定値に上昇した後に初めて前記検知回路の検知動作の停止を行うように前記制御回路に指令信号を出力する信号出力回路と
を備え、
前記制御回路は、前記検知回路の出力信号と、前記信号出力回路の指令信号と、動作状態及び待機状態を判定した動作／待機モード信号とに基づいて、出力信号を生成して前記検知回路に供給し、
前記制御回路が前記信号出力回路の指令信号を受け、前記検知回路が前記内部昇圧電源電圧が前記検知レベルを越えたことを検知し、且つ、前記動作／待機モード信号が待機状態を示しているときに、前記検知回路の検知動作が停止させられる
ことを特徴とする半導体集積回路。 - 前記検知回路は、
ＭＯＳトランジスタを有し、前記内部動作電源電圧を基準として前記ＭＯＳトランジスタのしきい値電圧だけ高い電圧を前記検知レベルに設定する
ことを特徴とする請求項１記載の半導体集積回路。 - 前記内部動作電源電圧の立ち上がり時に、前記内部動作電源電圧を所定検知レベルで検知する電圧検知回路を有し、
前記信号出力回路は、プログラマブルなヒューズオプションを持ち、前記電圧検知回路の検知信号を遅らせる遅延回路である
ことを特徴とする請求項１又は２記載の半導体集積回路。 - 前記内部動作電源電圧の立ち上がり時に、前記内部動作電源電圧を所定検知レベルで検知する電圧検知回路を有し、
前記信号出力回路は、前記電圧検知回路の所定検知レベルより高い検知レベルを持ち、この検知レベルで前記内部動作電源電圧の立ち上がり時に前記内部動作電源電圧を検知する電源電圧検知回路である
ことを特徴とする請求項１又は２記載の半導体集積回路。 - 前記信号出力回路は、
外部電源の投入後に内部動作を規定する最初のコマンドを、前記指令信号として前記制御回路に出力する
ことを特徴とする請求項１又は２記載の半導体集積回路。 - シンクロナスＤＲＡＭを持ち、
前記信号出力回路は、前記外部電源の投入後に最初に前記シンクロナスＤＲＡＭのプリチャージ動作を規定するプリチャージコマンドを前記指令信号として、前記制御回路に出力する
ことを特徴とする請求項５記載の半導体集積回路。 - モードレジスタを有するシンクロナスＤＲＡＭを持ち、
前記信号出力回路は、前記外部電源の投入後に前記モードレジスタをセットするモードレジスタセットコマンドを、前記指令信号として前記制御回路に出力する
ことを特徴とする請求項５記載の半導体集積回路。 - 前記内部昇圧電源電圧発生回路は、
前記検知回路及びポンプ回路を有し且つ内部昇圧電源への電荷供給能力が大きいメイン回路と、前記検知回路及びポンプ回路を有し且つ内部昇圧電源への電荷供給能力が小さいサブ回路とを持ち、
前記制御回路は、前記メイン回路に備える前記検知回路の動作の開始及び停止を制御する
ことを特徴とする請求項１又は２記載の半導体集積回路。 - 前記メイン回路は、
外部電源の投入後から前記信号出力回路が指令信号を出力するまでの期間、及び内部回路の動作時には、検知回路の出力信号に応じて前記ポンプ回路を動作又は停止させ、
前記信号出力回路が指令信号を出力した後から内部回路が動作状態になるまでの期間、及び内部回路の待機時には、前記ポンプ回路を停止させる
ことを特徴とする請求項８記載の半導体集積回路。 - 前記サブ回路は、
前記検知回路により内部昇圧電源電圧を常時検知し、前記制御回路及び前記信号出力回路の動作並びに内部回路の動作／待機状態に拘わらず、前記検知回路の出力信号に応じて前記ポンプ回路の動作を制御する
ことを特徴とする請求項８記載の半導体集積回路。
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