JP2000149552A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路において、外部電源の投入時
での内部昇圧電源電圧の早期安定化を実現する。 【解決手段】 内部昇圧電源電圧発生回路１３のメイン
回路５内の検知回路７では、内部動作電源電圧ＶＩＮＴ
を基準として、内蔵するＭＯＳトランジスタのしきい値
電圧Ｖｔだけ高い電圧値（ＶＩＮＴ＋Ｖｔ）が検知レベ
ルとして設定される。外部電源の投入時には、制御回路
４は前記検知回路７を動作させ、ポンプ回路９を作動さ
せて、内部昇圧電源電圧を昇圧する。電源電圧検知回路
１は、内部動作電源電圧ＶＩＮＴの立ち上がり時の電圧
レベルを検知し、遅延回路３は、前記電源電圧検知回路
１の検知信号を所定時間遅らせ、内部昇圧電源電圧ＶＰ
Ｐが安定値に達した後に指令信号／ＰＯＲ２を制御回路
４に出力する。制御回路４は前記指令信号／ＰＯＲ２を
受けるまで、検知回路７の検知動作を続行させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、内部昇圧電源発生回路を備えた半導体集積
回路に関する。

【０００２】

【従来の技術】従来、内部昇圧電源発生回路を備えた半
導体集積回路では、発生した内部昇圧電圧が基準レベル
未満であれば、発振信号でポンプ回路を動作させて、昇
圧電源に電荷を供給する一方、発生した内部昇圧電圧が
基準レベル以上になると、前記ポンプ回路の動作を停止
させる。このため、内部昇圧電源発生回路には、内部
に、発生昇圧電圧を基準レベルと比較するレベル検知回
路が備えられる。このレベル検知回路として、本願出願
人は、先に、特開平７−６５８２号公報に開示される構
成を提案している。以下、この提案したレベル検知回路
を図１０に基づいて説明する。

【０００３】図１０のレベル検知回路において、１２０
は昇圧電源、１２１は基準電位発生部、１２２はレベル
検知部、１２４は第１の電源、１２５は接地電源であ
る。前記基準電位発生部１２１では、ダイオード型のＰ
ＭＯＳトランジスタ１６１と、高抵抗として使用される
ＮＭＯＳトランジスタ１６２と、ダイオード型のＮＭＯ
Ｓトランジスタ１６３とが直列に接続されて、第１の電
源１２４と接地電源１２５との間に配置される。第１の
基準電位１２９は、ダイオード型のＰＭＯＳトランジス
タ１６１と高抵抗として使用しているＮＭＯＳトランジ
スタ１６２との間から取り出され、第２の基準電位１３
３は、前記高抵抗として使用しているＮＭＯＳトランジ
スタ１６２とダイオード型のＮＭＯＳトランジスタ１６
３との間から取り出される。尚、前記ダイオード型のＮ
ＭＯＳトランジスタ１６３と接地電位の間には、更に、
第２の基準電位１３３を僅かに高くするＮＭＯＳトラン
ジスタ１６４が配置されている。前記第１の基準電位１
２９のレベルは、『第１の電源レベル−ＰＭＯＳトラン
ジスタ１６１のしきい値電圧』であり、第２の基準電位
１３３のレベルはほぼＮＭＯＳトランジスタ１６４のし
きい値電圧である。

【０００４】また、前記レベル検知部１２２では、ＮＭ
ＯＳトランジスタ１２８と、ＰＭＯＳトランジスタ１７
０と、抵抗として働くＮＭＯＳトランジスタ１７１とが
直列に接続されて、前記昇圧電源１２０と接地電源１２
５との間に配置される。前記ＰＭＯＳトランジスタ１７
０と、抵抗として働くＮＭＯＳトランジスタ１７１との
間から出力１３１が取り出される。前記レベル検知部１
２２の検知レベルは、『第１の電源の電圧レベル＋ＮＭ
ＯＳトランジスタ１２８のしきい値電圧』になり、昇圧
電圧の検知レベルは第１の電源の電圧レベルを基準とす
る電圧レベルになる。

【０００５】前記レベル検知回路の動作を説明すると、
次の通りである。昇圧電源の電圧レベルが前記検知レベ
ル未満の場合は、ＮＭＯＳトランジスタ１２８がＯＦＦ
し、出力１３１の電荷は、ＮＭＯＳトランジスタ１７１
を介して接地電源１２５にディスチャージされ、出力１
３１はＬレベルになり、昇圧電源の電位が検知レベル未
満であることを示す。一方、昇圧電源の電圧レベルが前
記検知レベル以上に高くなると、ＮＭＯＳトランジスタ
１２８がＯＮして、昇圧電源−接地電源間にはＮＭＯＳ
トランジスタ１２８、１７１及びＰＭＯＳトランジスタ
１７０を介して電流が流れ、これにより出力１３１の電
圧レベルがＨレベルになり、昇圧電源の電位が検知レベ
ル以上であることを示す。

【０００６】図１０のレベル検知回路では、昇圧電源の
電位が検知レベル以上の際、昇圧電源−接地電源間に電
流が流れるものの、第１の基準電位１２９はＮＭＯＳト
ランジスタ１７０のゲートに接続されるので、前記電流
が第１の基準電位１２９を経て第１の電源に流れ込むこ
とが防止されて、チップの誤動作を防止できる。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来のレベル検知回路では、以下の問題点を有することが
判った。即ち、前記第１の電源が外部電源でなく、内部
で外部電源の電圧を受けて内部動作電圧ＶＩＮＴを生成
する内部動作電圧発生回路である場合には、電源投入時
に次の問題が生じることがあることが判った。以下、具
体的に説明すると、図１１に示すように、時刻ｔ=t0で
外部電源ＶＣＣを投入すると、しばらくして時刻ｔ=t1
で内部動作電圧ＶＩＮＴが立ち上がる。昇圧電圧ＶＰＰ
が検知レベル（＝内部動作電圧ＶＩＮＴ＋ＮＭＯＳトラ
ンジスタ１２８のしきい値電圧Ｖｔ）未満の際には、レ
ベル検知部１２２の出力１３１はＬレベルであって、こ
の出力１３１に基づいてポンプ回路が動作し、昇圧電圧
ＶＰＰは上昇する。

【０００８】その後、時刻ｔ=t3で、内部動作電圧ＶＩ
ＮＴが所定電圧ＶＩＮＴ0に達しない途中の電圧値Ａの
段階で、昇圧電圧ＶＰＰが前記内部動作電圧値Ａを基準
としてＮＭＯＳトランジスタ１２８のしきい値電圧Ｖｔ
だけ高い電圧値Ｂに達すると、この昇圧電圧ＶＰＰは安
定値ＶＰＰ0への昇圧が完了していない途中の電圧値Ｂ
（Ｂ＜ＶＰＰ0）であるにも拘わらず、レベル検知部１
２２の出力１３１はＨレベルに変化し、ポンプ回路の動
作は停止する。この段階でレベル検知回路の動作を停止
させる構成である場合には、その後に内部動作電圧ＶＩ
ＮＴが前記途中電圧値Ａから上昇して昇圧電圧ＶＰＰが
再び検知レベル未満になっても、ポンプ回路の動作の停
止は継続されて、昇圧電圧ＶＰＰは前記途中電圧値Ｂの
まま、昇圧電圧の昇圧制御は停止することになる。

【０００９】本発明は、前記問題点を解決するためにな
されたものであり、その目的は、外部電源の投入時に
は、昇圧電圧ＶＰＰが所期の昇圧完了電圧（安定値）Ｖ
ＰＰ0に昇圧されるまで、ポンプ回路の動作を続行し
て、外部電源投入時での昇圧電圧を早期に安定化するこ
とにある。

【００１０】

【課題を解決するための手段】前記問題点を解決するた
めに、本発明では、外部電源の投入時には、昇圧電圧の
電圧レベルが所期の昇圧完了電圧ＶＰＰ0に達するまで
は、レベル検知回路の動作を継続させて、ポンプ回路の
動作を再開させる。

【００１１】即ち、請求項１記載の発明の半導体集積回
路は、外部電源を受けて生成される内部動作電源電圧に
基づいて検知レベルを設定し、内部昇圧電源電圧を前記
検知レベルで検知する検知回路と、前記検知回路の出力
信号に応じて内部昇圧電源に電荷を供給するポンプ回路
とを持つ内部昇圧電源電圧発生回路を備えた半導体集積
回路において、前記検知回路の動作の開始及び停止を制
御する制御回路と、前記外部電源の投入時に、前記内部
動作電源電圧が安定値に上昇した後に初めて前記検知回
路の検知動作の停止を行うように前記制御回路に指令信
号を出力する信号出力回路とを備えたことを特徴とす
る。

【００１２】請求項２記載の発明は、前記請求項１記載
の半導体集積回路において、前記検知回路は、ＭＯＳト
ランジスタを有し、前記内部動作電源電圧を基準として
前記ＭＯＳトランジスタのしきい値電圧だけ高い電圧を
前記検知レベルに設定することを特徴とする。

【００１３】請求項３記載の発明は、前記請求項１又は
２記載の半導体集積回路において、前記制御回路は、前
記検知回路の出力信号と、前記信号出力回路の指令信号
と、動作状態及び待機状態を判定した動作／待機モード
信号とに基づいて、前記検知回路の動作の開始及び停止
を制御することを特徴とする。

【００１４】請求項４記載の発明は、前記請求項１、２
又は３記載の半導体集積回路において、前記内部動作電
源電圧の立ち上がり時に、前記内部動作電源電圧を所定
検知レベルで検知する電圧検知回路を有し、前記信号出
力回路は、プログラマブルなヒューズオプションを持
ち、前記電圧検知回路の検知信号を遅らせる遅延回路で
あることを特徴とする。

【００１５】請求項５記載の発明は、前記請求項１、２
又は３記載の半導体集積回路において、前記内部動作電
源電圧の立ち上がり時に、前記内部動作電源電圧を所定
検知レベルで検知する電圧検知回路を有し、前記信号出
力回路は、前記電圧検知回路の所定検知レベルより高い
検知レベルを持ち、この検知レベルで前記内部動作電源
電圧の立ち上がり時に前記内部動作電源電圧を検知する
電源電圧検知回路であることを特徴とする。

【００１６】請求項６記載の発明は、前記請求項１、２
又は３記載の半導体集積回路において、前記信号出力回
路は、外部電源の投入後に内部動作を規定する最初のコ
マンドを、前記指令信号として前記制御回路に出力する
ことを特徴とする。

【００１７】請求項７記載の発明は、前記請求項６記載
の半導体集積回路において、シンクロナスＤＲＡＭを持
ち、前記信号出力回路は、前記外部電源の投入後に最初
に前記シンクロナスＤＲＡＭのプリチャージ動作を規定
するプリチャージコマンドを前記指令信号として、前記
制御回路に出力することを特徴とする。

【００１８】請求項８記載の発明は、前記請求項６記載
の半導体集積回路において、モードレジスタを有するシ
ンクロナスＤＲＡＭを持ち、前記信号出力回路は、前記
外部電源の投入後に前記モードレジスタをセットするモ
ードレジスタセットコマンドを、前記指令信号として前
記制御回路に出力することを特徴とする。

【００１９】請求項９記載の発明は、前記請求項１、２
又は３記載の半導体集積回路において、前記内部昇圧電
源電圧発生回路は、前記検知回路及びポンプ回路を有し
且つ内部昇圧電源への電荷供給能力が大きいメイン回路
と、前記検知回路及びポンプ回路を有し且つ内部昇圧電
源への電荷供給能力が小さいサブ回路とを持ち、前記制
御回路は、前記メイン回路に備える前記検知回路の動作
の開始及び停止を制御することを特徴とする。

【００２０】請求項１０記載の発明は、前記請求項９記
載の半導体集積回路において、前記メイン回路は、外部
電源の投入後から前記信号出力回路が指令信号を出力す
るまでの期間、及び内部回路の動作時には、検知回路の
出力信号に応じて前記ポンプ回路を動作又は停止させ、
前記信号出力回路が指令信号を出力した後から内部回路
が動作状態になるまでの期間、及び内部回路の待機時に
は、前記ポンプ回路を停止させることを特徴とする。

【００２１】請求項１１記載の発明は、前記請求項９記
載の半導体集積回路において、前記サブ回路は、前記検
知回路により内部昇圧電源電圧を常時検知し、前記制御
回路及び前記信号出力回路の動作並びに内部回路の動作
／待機状態に拘わらず、前記検知回路の出力信号に応じ
て前記ポンプ回路の動作を制御することを特徴としてい
る。

【００２２】以上の構成により、請求項１ないし請求項
１１記載の発明の半導体集積回路では、外部電源の投入
時には、内部動作電源電圧が立ち上がるが、昇圧電源電
圧が安定値に昇圧される前に検知回路が検知動作を停止
しようとする場合がある。例えば、電源投入時での内部
動作電源電圧が安定値に達する前の途中電圧値の段階
で、昇圧電源電圧が前記途中電圧値よりも検知回路内の
ＭＯＳトランジスタのしきい値電圧分高くなる，即ち検
知レベルに達すれば、この時点で、昇圧電源電圧がその
後に検知レベル未満になる場合であっても、検知回路は
検知動作を停止しようとする。しかし、信号出力回路が
制御回路に指令信号を出力して、前記制御回路は検知回
路の検知動作を続行させるので、ポンプ回路の動作が継
続されて、昇圧電源電圧は安定値にまで早期に昇圧され
る。従って、電源投入時でも内部昇圧電源電圧は早期に
安定値に安定する。

【００２３】

【発明の実施の形態】（第１の実施の形態）図１は、本
発明の第１の実施の形態の半導体集積回路のブロック図
を示す。同図において、１は電源電圧検知回路１であっ
て、この電源電圧検知回路（電圧検知回路）１は、内部
動作電源電圧ＶＩＮＴを電源とし、外部電源の投入時に
この内部動作電源電圧ＶＩＮＴの立ち上がりの電圧レベ
ルが検知レベルに達したことを検知して、Ｌレベルから
Ｈレベルに論理反転する信号／ＰＯＲを発生する。前記
検知レベルは、図５に示すように、内部動作電源電圧Ｖ
ＩＮＴの安定値ＶＩＮＴ0よりも所定値未満の電圧値Ｖ
ＩＮＴdetに設定される。その理由は、内部動作電源電
圧ＶＩＮＴが何らかの理由で変動した際に、この電圧変
動に伴い前記信号／ＰＯＲが誤ってＨレベルからＬレベ
ルに反転することを防止して、内部回路の正常動作を確
保するためである。

【００２４】また、２は内部回路、３は遅延回路、４は
制御回路、１３は内部昇圧電源電圧発生回路である。前
記内部回路２は、半導体集積回路の内部に備えられる入
力回路及びデコーダ等を含む回路であって、前記電源電
圧検知回路１の出力信号／ＰＯＲと外部入力信号（図示
せず）とに基づいて、内部動作を規定する信号ＡＣＴを
生成する。前記内部昇圧電源電圧発生回路１３は、内部
昇圧電源ＶＰＰへ電荷を供給するメイン回路５とサブ回
路６とを持ち、前記メイン回路４５は、電荷供給能力が
大きく、前記サブ回路６は電荷供給能力が小さい。前記
メイン回路５及びサブ回路６は、各々、内部昇圧電源Ｖ
ＰＰの電圧レベルを検知する検知回路７、１０と、発振
信号を生成する発振回路８、１１と、前記発振回路８、
１１で生成される発振信号に基づいて内部昇圧電源ＶＰ
Ｐに電荷を供給するポンプ回路９、１２とを備えてい
る。

【００２５】前記メイン回路５において、検知回路７
は、前記制御回路４からの制御信号を受けて動作可能と
なって、内部昇圧電源ＶＰＰの電圧レベルを検知し、内
部昇圧電源ＶＰＰの電圧レベルが所定の検知レベル（詳
しくは後述する）よりも低い場合には、発振回路８で生
成される高周波の発振信号でポンプ回路９を動作させ
て、内部昇圧電源ＶＰＰに電荷を高速に供給する。そし
て、内部昇圧電源ＶＰＰの電圧レベルが検知レベルより
高くなると、発振回路８の動作を停止させて、ポンプ回
路９による内部昇圧電源ＶＰＰへの電荷供給を停止す
る。

【００２６】また、前記サブ回路６において、検知回路
１０は、内部昇圧電源ＶＰＰの電圧レベルを常時検知し
て、内部昇圧電源ＶＰＰの電圧レベルが検知レベルより
も低い場合には、発振回路１１で生成される低周波の発
振信号でポンプ回路１２を動作させて、内部昇圧電源Ｖ
ＰＰに電荷を供給し、内部昇圧電源ＶＰＰの電圧レベル
が検知レベルよりも高くなると、発振回路１１の動作を
停止させて、ポンプ回路１２による内部昇圧電源ＶＰＰ
への電荷供給を停止する。

【００２７】本実施の形態では、内部昇圧電源ＶＰＰへ
の電荷供給について、外部電源の投入時や内部回路の動
作時のように、高速に内部昇圧電源ＶＰＰの電圧レベル
を昇圧する必要がある場合は、電荷供給能力の大きいメ
イン回路５を動作させ、また内部回路が待機時にある場
合のように、リーク電流等を補う程度の供給能力しか必
要とされない場合は、サブ回路６のみを動作させて、低
消費電力化を図っている。

【００２８】図３に、図１の検知回路７の動作を制御す
る制御回路４の内部構成を示す。同図に示すように、制
御回路４は、３個の入力端子１２８、１２９、１３０
と、入力端子１２８、１２９の信号が入力されるインバ
ータ１２５、１２６と、前記インバータ１２５、１２６
の出力と入力端子１３０の信号が入力されるＮＡＮＤ回
路１２７から構成される。前記入力端子１２８には、図
１の検知回路７の出力信号（発振回路８への駆動信号）
ＯＳＣＥＮが入力され、この信号は内部昇圧電源ＶＰＰ
の電圧レベルがその検知レベルより低くなると“Ｈ”、
内部昇圧電源ＶＰＰの電圧レベルがその検知レベルより
高くなると“Ｌ”となる信号である。また、前記入力端
子１２９には、図１の内部回路２の出力信号ＡＣＴが入
力され、この出力信号は、外部入力信号に基づいて内部
回路２で生成される信号であって、内部回路２が動作モ
ードの際は“Ｈ”となり、待機モードの際は“Ｌ”とな
る動作／待機モード信号である。更に、前記入力端子１
３０には、前記遅延回路３の出力信号／ＰＯＲ２が入力
される。この信号／ＰＯＲ２は、後に詳述するが、図５
に示すように、外部電源投入時に、電源電圧検知回路１
の出力信号／ＰＯＲの立ち上がり（ｔ＝ｔ3）の後、所
定時間遅れて時間ｔ＝ｔ5で立ち上がってＨレベルとな
る信号である。

【００２９】図４は、図１の検知回路７の内部構成を示
す。同図において、検知回路７は、ＰＭＯＳトランジス
タ１３５、１３９、１４２と、ＮＭＯＳトランジスタ１
３７、１３８、１４０、１４１、１４３と、インバータ
１４４、１４５、１４６及び抵抗Ｒとから構成される。
ＰＭＯＳトランジスタ１３５、１４２のソースは内部動
作電源ＶＩＮＴに、またＮＭＯＳトランジスタ１３８の
ドレイン及びゲートは内部昇圧電源ＶＰＰに接続され
る。内部動作電源ＶＩＮＴ１４７とＧＮＤとの間には、
ゲートとソースとを短絡させたＰＭＯＳトランジスタ１
３５、ＮＭＯＳトランジスタ１３７及び抵抗Ｒを介して
ＤＣ電流が流れていて、ＰＭＯＳトランジスタ１３９の
ゲートに現れるリファレンス電圧ＶＲＥＦＰと、ＮＭＯ
Ｓトランジスタ１４１のゲートに現れるリファレンス電
圧ＶＲＥＦＮとを生成している。

【００３０】ここで、図４の検知回路７において、２個
のＰＭＯＳトランジスタ１３５、１３９が同じしきい値
電圧を有する場合には、ドレインとゲートとを短絡した
ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）１３８の
しきい値電圧をＶｔｎ、内部動作電源ＶＩＮＴの電圧レ
ベルを同符号のＶＩＮＴとすると、検知回路７での昇圧
電源ＶＰＰの検知レベルＶｄｅｔは、Ｖｄｅｔ＝ＶＩＮ
Ｔ＋Ｖｔｈと表され、内部動作電源ＶＩＮＴの電圧レベ
ルを基準とした電圧レベルになる。

【００３１】この検知回路７において、入力端子１５１
には、図１の制御回路４の出力信号ＤＥＴＥＮが入力さ
れ、出力端子１５０の出力信号ＯＳＣＥＮは図１の発振
回路８及び制御回路４の入力端子１２８に入力される。
入力端子１５１の信号値が“Ｈ”の場合、ＰＭＯＳトラ
ンジスタ１４２がＯＦＦ、ＮＭＯＳトランジスタ１４０
がＯＮして、内部昇圧電源ＶＰＰの電圧レベルのモニタ
ーを開始し、一方、内部昇圧電源ＶＰＰの電圧レベルが
前記検知レベルよりも低い場合は、ＮＭＯＳトランジス
タ１３８がＯＦＦし、図示したノードＡの電荷は、ＮＭ
ＯＳトランジスタ１４０、１４１を介してＧＮＤにディ
スチャージされる。そして、ノードＡの電圧レベルがイ
ンバータ１４４のしきい値電圧よりも低くなると、出力
信号ＯＳＣＥＮは“Ｈ”レベルになって図１の発振回路
８を動作させ、ポンプ回路９を動作させて、内部昇圧電
源ＶＰＰに電荷を供給する。

【００３２】前記内部昇圧電源ＶＰＰへの電荷供給によ
り、内部昇圧電源ＶＰＰの電圧レベルが前記検知レベル
よりも高くなると、ＮＭＯＳトランジスタ１３８がＯＮ
し、内部昇圧電源ＶＰＰとＧＮＤとの間には、ＮＭＯＳ
トランジスタ１３８、１４０、１４１及びＰＭＯＳトラ
ンジスタ１３９を介して電流が流れる。そして、この電
流による電圧降下により、ノードＡの電圧レベルがイン
バータ１４４のしきい値電圧を越えると、出力信号ＯＳ
ＣＥＮは“Ｌ”レベルになって、発振回路８の動作を停
止させる。

【００３３】入力端子１５１の信号値が“Ｌ”レベルの
場合には、ＰＭＯＳトランジスタ１４２がＯＮ、ＮＭＯ
Ｓトランジスタ１４０がＯＦＦであるので、内部昇圧電
源ＶＰＰの電圧レベルのモニターは停止状態にあり、こ
の時、ノードＡは内部動作電源ＶＩＮＴの電圧レベルに
チャージされるため、出力信号ＯＳＣＥＮは“Ｌ”レベ
ルになって、発振回路８は動作を停止した状態を保持す
る。

【００３４】以上、メイン回路５の検知回路７について
述べたが、サブ回路６の検知回路１０については、図４
の検知回路７での入力端子１５１、ＰＭＯＳトランジス
タ１４２、ＮＭＯＳトランジスタ１４０、及び内部動作
電源ＶＩＮＴを省いた回路構成と同一構成であって、そ
の動作は、図４の検知回路７において入力端子１５１の
信号値が“Ｈ”レベルの場合と同様である。

【００３５】図２（ａ）は、図１に示した遅延回路（信
号出力回路）３の内部構成を示し、抵抗値を用いたヒュ
ーズオプション回路である。同図において、３ａは内部
動作電源ＶＩＮＴに接続され且つゲートに入力信号ＩＮ
が入力されるＰＭＯＳトランジスタ、３ｂは接地電源に
接続され且つゲートに前記入力信号ＩＮが入力されるＰ
ＭＯＳトランジスタ、Ｒ１、Ｒ２及びＲ３は前記２個の
トランジスタ３ａ、３ｂ間に直列接続された３個の抵抗
であって、拡散抵抗又は配線抵抗などを用いて形成され
る。また、Ｆ１、Ｆ２及びＦ３は各々前記抵抗Ｒ１〜Ｒ
３に並列に接続されたヒューズ、３ｃは前記ＰＭＯＳト
ランジスタ３ａと抵抗Ｒ１との接続点であるノードＢに
接続されたインバータであって、インバータ３ｃの出力
信号ＯＵＴは図１の信号（指令信号）／ＰＯＲ２として
制御回路４に出力される。また、Ｃは前記ノードＢと接
地電源との間に配置されたコンデンサである。

【００３６】前記遅延回路３では、図２（ｂ）に示すよ
うに、入力信号ＩＮがＬレベルになると、ＰＭＯＳトラ
ンジスタ３ａがＯＮ、ＮＭＯＳトランジスタ３ｂがＯＦ
Ｆして、ノードＢの電位はＨレベルとなり、出力信号Ｏ
ＵＴ（／ＰＯＲ２）はＬレベルになる。一方、入力信号
ＩＮがＨレベルになると、ＰＭＯＳトランジスタ３ａが
ＯＦＦ、ＮＭＯＳトランジスタ３ｂがＯＮして、ノード
Ｂの電位はＬレベルとなり、出力信号ＯＵＴ（／ＰＯＲ
２）はＨレベルになる。この時、３個のヒューズＦ１〜
Ｆ３が切断されていない場合には、出力信号ＯＵＴは同
図に実線で示す時点で立ち上がるが、ヒューズＦ１〜Ｆ
３の１個、２個又は全部が切断された場合には、各々、
同図に破線で示すように出力信号ＯＵＴの立ち上がり時
刻が順次遅延する。従って、遅延回路３では、図１の電
源電圧検知回路１の出力／ＰＯＲ１の立ち上がり時から
本遅延回路３の出力／ＰＯＲ２の立ち上がり時までの遅
延時間を前記３個のヒューズＦ１〜Ｆ３の切断により最
適値に調整する。

【００３７】以上のように構成された半導体集積回路に
ついて、その動作を図５に示すタイミングチャートを用
いて説明する。

【００３８】いま、外部電源ＶＣＣの投入時（t=t0）
に、電源電圧検知回路１が内部動作電源ＶＩＮＴの電圧
レベルを検知して、その出力信号／ＰＯＲ１が“Ｌ”レ
ベルから“Ｈ”レベルになり（t=t1）、内部動作電源Ｖ
ＩＮＴの電圧レベルが所望の基準電位（安定値）に達す
る過程（ｔ≧ｔ１）において、内部昇圧電源ＶＰＰの電
圧レベルが内部動作電源ＶＩＮＴの電圧レベルＡに対し
て、検知回路７のＮＭＯＳトランジスタ１３８のしきい
値電圧Ｖｔｎよりも高い電圧値Ｂに達すると、検知回路
７の出力ＯＳＣＥＮが“Ｌ”レベルになるので、発振回
路８の動作は停止し、ポンプ回路９による内部昇圧電源
ＶＰＰへの電荷供給も停止する。

【００３９】しかし、メイン回路５の動作を制御する制
御回路４には、電源電圧検知回路１の出力信号／ＰＯＲ
１を遅延回路３で時間Δｔ（=t2-t1）だけ遅延した信号
／ＰＯＲ２が入力されるので、内部動作電源ＶＩＮＴが
安定値ＶＩＮＴ0に達するまでは、遅延回路３の出力信
号／ＰＯＲ２が“Ｌ”を保持するように、遅延時間Δｔ
を設定すれば、制御回路４からメイン回路５の検知回路
７への信号ＤＥＴＥＮの出力を継続できるので、電荷供
給能力の大きいメイン回路５の動作を続行させて、内部
昇圧電源ＶＰＰへの電荷の供給を継続でき、電源投入時
に内部昇圧電源ＶＰＰの電圧レベルを早期に安定値ＶＰ
Ｐ0に安定化することができる。

【００４０】ここで、前記遅延回路３の遅延時間Δｔ
は、プロセスの仕様や外部電源電圧ＶＣＣの立ち上がり
時間に対する内部動作電源レギュレータの特性、メイン
ポンプの能力等を考慮して、最適化すればよい。

【００４１】尚、前記第１の実施の形態では、遅延回路
３を用いたが、電源電圧検知回路１の検知レベルよりも
高い検知レベルを有する他の電源電圧検知回路を設け
て、この高い検知レベルを有する電源電圧検知回路の出
力信号を制御回路４に入力する構成を採用すれば、前記
と同様の効果を奏することができる。

【００４２】また、第１の実施の形態では、メイン回路
５を制御する制御回路４として図３の回路構成を用いた
が、同等な機能を持つ回路であれば、この回路構成に限
定される必要はない。

【００４３】（第２実施の形態）図６は、本発明の第２
の実施の形態の半導体集積回路のブロック図を示す。同
図において、ＰＲＥは、電源投入直後に内部回路４１の
動作を最初に規定する内部信号であって、この内部信号
ＰＲＥは、図８に示すように、外部電源の投入時(t=t0)
から時点t=t1で電源電圧検知回路１の出力信号／ＰＯＲ
１が立ち上がった後のt=t2の時点で立ち上がり、内部回
路（信号出力回路）４１で生成される。ＡＣＴは内部回
路４１が動作モードか待機モードかを規定する動作／待
機モード信号であって、同様に前記内部回路４１により
生成される。前記内部信号ＰＲＥが制御回路４２に入力
される点を除けば、図１に示す半導体集積回路と同様の
外観構成である。従って、図１の構成と同様の構成部分
には同一の符号を付して、その説明を省略する。

【００４４】前記制御回路４２に入力される内部信号
（指令信号）ＰＲＥは、特に、半導体記憶装置の一例で
あるシンクロナスＤＲＡＭにおいては、電源投入後に最
初に内部動作を規定する信号であるプリチャージコマン
ドや、電源投入直後にモードレジスタをセットする信号
であるモードレジスタセットコマンドが用いられる。

【００４５】本実施の形態の制御回路４２の回路構成を
図７に示す。図７の制御回路４２は、入力端子７４〜７
７と、インバータ６９〜７２と、ＮＡＮＤ回路６６〜６
８、７３とを有する。前記入力端子７４には図６の内部
回路４１の出力信号（指令信号）ＰＲＥが入力され、入
力端子７５には図６の電源電圧検知回路１の出力信号／
ＰＯＲ１が入力され、入力端子７６には検知回路７の出
力信号ＯＳＣＥＮが入力され、入力端子７７には図６の
内部回路４１の動作／待機モード判定信号ＡＣＴが入力
される。前記入力端子７４はＮＡＮＤ回路６６に接続さ
れ、入力端子７５はＮＡＮＤ回路６６、６８に接続され
る。また、前記ＮＡＮＤ回路６６、６８の出力はＮＡＮ
Ｄ回路６７に入力され、ＮＡＮＤ回路６７の出力はＮＡ
ＮＤ回路６８に入力される。前記ＮＡＮＤ回路６７の出
力はインバータ６９に入力され、このインバータ６９の
出力はインバータ７０に入力される。入力端子７６はイ
ンバータ７１に入力され、入力端子７７はインバータ７
２に入力される。前記３個のインバータ７０〜７２の出
力はＮＡＮＤ回路７３に入力され、このＮＡＮＤ回路７
３の出力が制御回路４２の出力ＤＥＴＥＮであって、こ
の出力が前記検知回路７に入力される。

【００４６】以上のように構成された本実施の形態の半
導体集積回路について、その動作を図８に示すタイミン
グチャートを用いて説明する。

【００４７】今、外部電源が投入されて(t=t0)、内部動
作電源電圧ＶＩＮＴが検知レベルに達するまでは(t=t
1)、図６の電源電圧検知回路１の出力／ＰＯＲ１は
“Ｌ”レベルを保持するので、制御回路４２において、
ＮＡＮＤ回路６６、６８の出力は共に“Ｈ”レベル、Ｎ
ＡＮＤ回路６７の出力は“Ｌ”レベルとなって、ＮＡＮ
Ｄ回路６８の出力は“Ｈ”レベルをラッチする。また、
ＮＡＮＤ回路６７の“Ｌ”レベル出力を受けて、ＮＡＮ
Ｄ回路７３の入力が“Ｌ”レベルとなるので、前記ＮＡ
ＮＤ回路７３の出力は“Ｈ”レベルとなる。即ち、信号
／ＰＯＲ１が“Ｌ”レベルの期間（ｔ０≦ｔ≦ｔ１）で
は、検知回路７が動作して、内部昇圧電源ＶＰＰの電圧
レベルをモニターし、電荷供給能力の大きいメイン回路
５から電荷を高速に供給して、内部昇圧電源ＶＰＰの電
圧レベルを昇圧する。尚、この期間（ｔ０≦ｔ≦ｔ１）
において、制御回路４２に入力されるその他の内部信号
ＰＲＥ、ＡＣＴは“Ｌ”レベルである。

【００４８】その後、信号／ＰＯＲ１が“Ｌ”レベルか
ら“Ｈ”レベルになり、内部動作電源ＶＩＮＴの電圧レ
ベルが安定値ＶＩＮＴ0に達する過程（ｔ≧ｔ1）におい
て、内部昇圧電源ＶＰＰの電圧レベルが内部動作電源Ｖ
ＩＮＴの電圧レベルＡを基準として、図４の検知回路７
のＮＭＯＳトランジスタ１３８のしきい値電圧Ｖｔｎよ
りも高い電圧値Ｂに達すると、検知回路７の出力が
“Ｌ”レベルとなって、発振回路８の動作を停止させ
て、ポンプ回路９による内部昇圧電源ＶＰＰへの電荷供
給を停止する。

【００４９】しかし、外部電源の投入後に、内部動作を
最初に規定する内部信号ＰＲＥが内部回路４１で生成さ
れるまでは、制御回路４２では、入力端子７４への入力
信号ＰＲＥが“Ｌ”レベルを保持するので、ＮＡＮＤ回
路７３の出力ＤＥＴＥＮは“Ｈ”レベルを保持する。従
って、外部電源の投入後に前記内部信号ＰＲＥが“Ｈ”
レベルになるまでは、メイン回路５の検知回路７が内部
昇圧電源ＶＰＰの電圧レベルのモニターを続行して、そ
の電圧レベルが検知レベルよりも低い場合には内部昇圧
電源ＶＰＰに電荷を供給し、内部昇圧電源ＶＰＰの電圧
レベルを高速に昇圧する。よって、電源投入時に内部昇
圧電源ＶＰＰの電圧レベルを早期に安定値ＶＰＰ0に安
定化することができる。

【００５０】尚、内部信号ＰＲＥは、外部電源の投入時
にその外部電源ＶＣＣの電圧レベルが安定した後に、製
品仕様で規定される所定時間が経過して初めて生成され
る信号であるので、例えば、電源投入時に何らかの要因
で、内部動作電源ＶＩＮＴの電圧レベルが図９に示すよ
うにクランプ領域を含むような場合であっても、内部信
号ＰＲＥが“Ｈ”レベルになるまでは、制御回路４２の
出力信号は“Ｈ”レベルを保持して、メイン回路５の検
知回路７の動作を続行させるので、電源投入時の内部昇
圧電源ＶＰＰの電圧レベルを早期に安定値ＶＰＰ0に安
定化することができる。

【００５１】尚、本実施の形態では、制御回路４２とし
て図７に示す回路構成を用いたが、同等な機能を持つ回
路であれば、図７の回路構成に限定される必要はない。

【００５２】また、本実施の形態では、シンクロナスＤ
ＲＡＭにおいて、前記制御回路４２に入力される内部信
号（指令信号）ＰＲＥとして、プリチャージコマンドの
うち電源投入後に最初に発生するコマンドや、電源投入
直後に発生するモードレジスタセットコマンドが使用さ
れるので、別途に指令信号を生成する必要が無い。

【００５３】

【発明の効果】以上説明したように、請求項１ないし請
求項１１記載の発明の半導体集積回路によれば、外部電
源の投入時には、昇圧電源電圧が安定値に昇圧されるま
では、検知回路による内部昇圧電源電圧の検知動作を続
行させて、ポンプ回路の動作を継続させたので、昇圧電
源電圧の安定値にまでの昇圧動作を確保して、電源投入
時での内部昇圧電源電圧を早期に安定値に安定させるこ
とが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体集積回路の
構成を示すブロック図である。

【図２】同半導体集積回路に備える遅延回路の内部構成
を示す図である。

【図３】同半導体集積回路に備える制御回路の内部構成
を示す図である。

【図４】同半導体集積回路に備える内部昇圧電源電圧発
生回路のメイン回路内の検知回路の内部構成を示す図で
ある。

【図５】本発明の第１の実施の形態の半導体集積回路の
電源投入時の動作を示すタイミングチャート図である。

【図６】本発明の第２の実施の形態の半導体集積回路の
構成を示すブロック図である。

【図７】同半導体集積回路に備える制御回路の内部構成
を示す図である。

【図８】本発明の第２の実施の形態の半導体集積回路の
電源投入時の動作を示すタイミングチャート図である。

【図９】本発明の第２の実施の形態の半導体集積回路の
電源投入時の他の動作を示すタイミングチャート図であ
る。

【図１０】従来の内部昇圧電源電圧のレベル検知回路の
構成を示す図である。

【図１１】従来の内部昇圧電源電圧のレベル検知回路の
電源投入時での動作を示すタイミングチャート図であ
る。

【符号の説明】

ＶＩＮＴ 内部動作電源電圧 ＶＰＰ 内部昇圧電源 １ 電源電圧検知回路（電圧検知回路） ２ 内部回路 ３ 遅延回路（信号出力回路） ／ＰＯＲ２ 遅延回路の出力信号（指令信号） ４、４２ 制御回路 ５ メイン回路 ６ サブ回路 ７ メイン回路内の検知回路 ＯＳＣＥＮ メイン回路内の検知回路の出力信号 ＡＣＴ 動作／待機モード信号 ９ メイン回路内のポンプ回路 １０ サブ回路内の検知回路 １２ サブ回路内のポンプ回路 １３ 内部昇圧電源電圧発生回路 ４１ 内部回路（信号出力回路） １３８ ＮＭＯＳトランジスタ （メイン回路内の検知回路に備えるＭＯＳトランジス
タ） ＰＲＥ 内部信号（指令信号）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH05 JJ07 JJ11 KB63 KB72 KB73 KB84 KB85 KB89 MM10 NN03 PP07 QQ15 QQ18 5B024 AA01 AA03 BA07 BA21 BA27 CA07 CA11 5H420 NA03 NB02 NC25 NC33

Claims (11)

【特許請求の範囲】
1. 【請求項１】 外部電源を受けて生成される内部動作電
   源電圧に基づいて検知レベルを設定し、内部昇圧電源電
   圧を前記検知レベルで検知する検知回路と、前記検知回
   路の出力信号に応じて内部昇圧電源に電荷を供給するポ
   ンプ回路とを持つ内部昇圧電源電圧発生回路を備えた半
   導体集積回路において、 前記検知回路の動作の開始及び停止を制御する制御回路
   と、 前記外部電源の投入時に、前記内部動作電源電圧が安定
   値に上昇した後に初めて前記検知回路の検知動作の停止
   を行うように前記制御回路に指令信号を出力する信号出
   力回路とを備えたことを特徴とする半導体集積回路。
2. 【請求項２】 前記検知回路は、 ＭＯＳトランジスタを有し、前記内部動作電源電圧を基
   準として前記ＭＯＳトランジスタのしきい値電圧だけ高
   い電圧を前記検知レベルに設定することを特徴とする請
   求項１記載の半導体集積回路。
3. 【請求項３】 前記制御回路は、 前記検知回路の出力信号と、前記信号出力回路の指令信
   号と、動作状態及び待機状態を判定した動作／待機モー
   ド信号とに基づいて、前記検知回路の動作の開始及び停
   止を制御することを特徴とする請求項１又は２記載の半
   導体集積回路。
4. 【請求項４】 前記内部動作電源電圧の立ち上がり時
   に、前記内部動作電源電圧を所定検知レベルで検知する
   電圧検知回路を有し、 前記信号出力回路は、プログラマブルなヒューズオプシ
   ョンを持ち、前記電圧検知回路の検知信号を遅らせる遅
   延回路であることを特徴とする請求項１、２又は３記載
   の半導体集積回路。
5. 【請求項５】 前記内部動作電源電圧の立ち上がり時
   に、前記内部動作電源電圧を所定検知レベルで検知する
   電圧検知回路を有し、 前記信号出力回路は、前記電圧検知回路の所定検知レベ
   ルより高い検知レベルを持ち、この検知レベルで前記内
   部動作電源電圧の立ち上がり時に前記内部動作電源電圧
   を検知する電源電圧検知回路であることを特徴とする請
   求項１、２又は３記載の半導体集積回路。
6. 【請求項６】 前記信号出力回路は、 外部電源の投入後に内部動作を規定する最初のコマンド
   を、前記指令信号として前記制御回路に出力することを
   特徴とする請求項１、２又は３記載の半導体集積回路。
7. 【請求項７】 シンクロナスＤＲＡＭを持ち、 前記信号出力回路は、前記外部電源の投入後に最初に前
   記シンクロナスＤＲＡＭのプリチャージ動作を規定する
   プリチャージコマンドを前記指令信号として、前記制御
   回路に出力することを特徴とする請求項６記載の半導体
   集積回路。
8. 【請求項８】 モードレジスタを有するシンクロナスＤ
   ＲＡＭを持ち、 前記信号出力回路は、前記外部電源の投入後に前記モー
   ドレジスタをセットするモードレジスタセットコマンド
   を、前記指令信号として前記制御回路に出力することを
   特徴とする請求項６記載の半導体集積回路。
9. 【請求項９】 前記内部昇圧電源電圧発生回路は、 前記検知回路及びポンプ回路を有し且つ内部昇圧電源へ
   の電荷供給能力が大きいメイン回路と、前記検知回路及
   びポンプ回路を有し且つ内部昇圧電源への電荷供給能力
   が小さいサブ回路とを持ち、 前記制御回路は、前記メイン回路に備える前記検知回路
   の動作の開始及び停止を制御することを特徴とする請求
   項１、２又は３記載の半導体集積回路。
10. 【請求項１０】 前記メイン回路は、 外部電源の投入後から前記信号出力回路が指令信号を出
    力するまでの期間、及び内部回路の動作時には、検知回
    路の出力信号に応じて前記ポンプ回路を動作又は停止さ
    せ、 前記信号出力回路が指令信号を出力した後から内部回路
    が動作状態になるまでの期間、及び内部回路の待機時に
    は、前記ポンプ回路を停止させることを特徴とする請求
    項９記載の半導体集積回路。
11. 【請求項１１】 前記サブ回路は、 前記検知回路により内部昇圧電源電圧を常時検知し、前
    記制御回路及び前記信号出力回路の動作並びに内部回路
    の動作／待機状態に拘わらず、前記検知回路の出力信号
    に応じて前記ポンプ回路の動作を制御することを特徴と
    する請求項９記載の半導体集積回路。