JPH07325638A - 電源電圧のレベルを検出するための回路および電源弁別の方法 - Google Patents

電源電圧のレベルを検出するための回路および電源弁別の方法

Info

Publication number
JPH07325638A
JPH07325638A JP7083846A JP8384695A JPH07325638A JP H07325638 A JPH07325638 A JP H07325638A JP 7083846 A JP7083846 A JP 7083846A JP 8384695 A JP8384695 A JP 8384695A JP H07325638 A JPH07325638 A JP H07325638A
Authority
JP
Japan
Prior art keywords
voltage
power supply
power
supply voltage
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7083846A
Other languages
English (en)
Inventor
Raouf Halim
ラオウフ・ワイ・ハリム
Rajiv Gupta
ラジフ・グプタ
Daryush Shamlou
ダリュッシュ・シャムロウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Boeing North American Inc
Original Assignee
Rockwell International Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rockwell International Corp filed Critical Rockwell International Corp
Publication of JPH07325638A publication Critical patent/JPH07325638A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00Conversion of dc power input into dc power output
    • H02M3/02Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S323/00Electricity: power supply or regulation systems
    • Y10S323/901Starting circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Sources (AREA)
  • Control Of Electrical Variables (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

(57)【要約】 【目的】 PCMCIAカードなどの集積化アナログ回
路を構成するためにシステムのパワーアップの間電源電
圧のレベルを検出するための新規な電源弁別器回路を提
供する。 【構成】 この回路は基準電圧を分割された電源電圧と
比較しかつ予め定められた遅延の後その結果をラッチす
る。この遅延は、パワーアップの後、基準電圧が安定化
し、正確な検出ができかつ他の装置に対するノイズ耐性
も確実になるようなタイミングを与える。

Description

【発明の詳細な説明】
【0001】
【関連出願】この出願は同日に出願され、この譲受人ロ
ックウェル・インターナショナル・コーポレイション
(Rockwell International Corp.)に譲渡された「調整
電圧アップコンバータならびに電圧を調整および昇圧変
換する方法」および「集積回路に内部電圧を与えるため
の回路および方法」と題された出願に関する。関連出願
の開示はここに引用により援用する。
【0002】
【発明の分野】この発明は、電源適合基準生成を有する
電子システムに関し、より特定的には、パーソナルコン
ピュータの電源からのPCMCIAカードなどの外部装
置への電源の供給およびその調整に関する。
【0003】
【発明の背景】電子システムは5ボルト電源から動作す
るのが通常であり、このためそれらの電子コンポーネン
トは単一5ボルト電源から動作しかつすべての要件を満
たすことが必要とされてきた。これらの要件は論理レベ
ルおよびタイミング仕様をインターフェースすることを
含み、かつ他の内部回路などの他の装置に適用される。
益々多くの電子システム、特にアナログICが、近年承
認されたJEDEC規格8−1Aに適合する3.3ボル
ト電源に移行している。この規格はまた、5ボルト電源
を使用するものとは異なる3.3ボルトコンパチブル論
理レベルを規定している。どちらの電源規格にも適合す
ることができる電子コンポーネントを有することが望ま
しいが、3ボルト電源の動作のためにコンポーネントお
よびそのフロントエンド構造を再設計することは遅延お
よび不確実性をもたらし得る。
【0004】この問題をさらに複雑にしているのは、多
くのシステムアプリケーションにおいて電源が5ボルト
または3.3ボルトであるかどうかを前もってわからな
いことである。このシナリオの一例として、PCMCI
A−コンパチブルカードは3.3ボルトで機能し得るが
ラップトップコンピュータなどの5ボルトシステムに差
し込まれ得る。このためPCMCIAカードによる検出
および適合がパワーオン処理の不可欠な一部となってい
る。パワーオンに先立つ処置がなければ、PCMCIA
カードはコンパチブルでない電源およびシステム構成下
で動作することになり得る。
【0005】従来、5ボルトレベルで動作する集積アナ
ログ(「IA」)回路に3.3ボルト電源を供給するた
めに、電圧調整器および電圧倍加器がIA回路とともに
実現されている。電圧調整器および電圧倍加器はシステ
ム電源が5ボルトであるか3.3ボルトであるかにかか
わらず5ボルトのDC電圧を生成する。このアプローチ
によって、ノートブックコンピュータのためのPCMC
IAカードなどのシステムの5ボルトコンポーネントは
5ボルト電源および3.3ボルト電源両方で機能するこ
とが可能になり現存のコンポーネントを再設計する必要
はない。
【0006】しかしながら、この従来のアプローチによ
ると、このシステムはその後に生成される電圧ができる
だけ5ボルトに近くなるように電圧調整器および電圧倍
加器の正確な基準電圧を生成することが必要になる。ほ
とんどのIA回路はオンチップバンドギャップ基準電圧
を有するが、多くの場合においてこのバンドギャップ基
準電圧は5ボルト安定電源下でしか動作し得ない。電圧
調整器および電圧倍加器もまたバンドギャップ電圧を生
ずるための約5ボルトのDC電圧を生成するためには正
確な基準電圧が必要なので、電圧調整器および電圧倍加
器はシステムパワーアップ過渡期にバンドギャップ基準
電圧をそれらの基準電圧として使用することはできな
い。ゆえに、システムからの3.3ボルトまたは5ボル
ト電源にかかわらず、電圧調整器および電圧倍加器が5
ボルトDC電圧を生成し、バンドギャップ基準電圧を活
性化するように、正確な基準電圧を生成することが望ま
しい。またパワーアップ過渡期が落ちついた後電圧調整
器および電圧倍加器が一旦安定化すればバンドギャップ
基準電圧を単独で使用することが望ましい。
【0007】さらに、システムからの電源が既に5ボル
トであれば、それに続いて電圧調整器および電圧倍加器
ループをバイパスすることによって直接その電圧を利用
することが望ましい。この目的は、システム電源が5ボ
ルトまたは3.3ボルトであるかどうかを検出するメカ
ニズムを必要とし得る。一旦検出が完了すれば、その情
報は、システムがそれ自身のインタフェースおよび他の
内部回路を応じて再構成する助けとなり得る。
【0008】電圧調整器および電圧倍加器に関して、C
MOS処理許容範囲を超えることなくシステム電源電圧
をIA回路に変換するために効率的なDC/DCアップ
コンバータを有することも望ましい。
【0009】
【発明の概要】ゆえに、この発明の目的は、電圧調整器
および電圧倍加器のシステムパワーアップ過渡期に有効
である正確な基準発生器を得ることである。
【0010】この電源電圧が3.3ボルトであるか5ボ
ルトであるかにかかわらずCMOS処理許容範囲を超え
ることなく効率的な電圧調整器および電圧倍加器を得る
こともまた目的である。
【0011】電圧電源を検出し、かつ電圧電源が5ボル
トであるときまたは電圧電源がIA回路の要件と一致し
ているとき電圧調整器および電圧倍加器をバイアスする
ことができることもまた目的である。
【0012】発明の別の目的は、システムが「待機」モ
ードにあるときもシステムを再構成するためにシステム
電源の状態に関する情報を使用することができることで
ある。
【0013】システムに結合されたPCMCIAカード
などのIA回路を構成するためにシステムのパワーアッ
プの間電源電圧のレベルを検出するための新規な電源弁
別器回路が開示される。この回路は基準電圧を、分割さ
れた電源電圧と比較し、かつ予め定められた遅延の後そ
の結果をラッチする。このためこの遅延は、正確な検出
および他の装置からのノイズ耐性を確実にするべくパワ
ーアップの後基準電圧が安定するためのタイミングを与
える。
【0014】この発明の付加的な目的、特徴、および利
点は以下の説明から当業者に明らかになるであろう。
【0015】
【発明の詳しい説明】図1を参照して、この発明に従っ
た電源適合IA電圧生成回路の機能的ブロック図が示さ
れている。IAのモデムVCC100は、ノートブック
コンピュータなどのシステムによって供給される3.3
ボルトまたは5ボルトいずれかであり得る。モデムVC
C100は、pチャネルトランジスタ115、増幅器1
20、ならびに抵抗器R1およびR2によって形成され
る電圧調整器に供給される。電圧倍加器135はノード
116で電圧調整器の出力に結合される。電圧倍加器1
35の動作はクロック130によって駆動される。現在
のところクロック速度は125KHzに設定されてい
る。電圧倍加器135の出力ノード136はスイッチ1
50を介してIA VCCノード151に接続される。
モデムVCC100はパーソナルコンピュータなどのシ
ステムによって供給される3.3Vまたは5Vを表わ
し、一方でIA VCC151はPCMCIAカードな
どのIA回路を動作する5ボルトVCCを表わすことは
当業者であれば理解できるだろう。
【0016】バイパス経路105はモデムVCC100
とスイッチ150との間を接続する。IA回路に対して
スイッチ150の出力は5ボルトでIA VCC151
に与えられる。電源適合(「SA」)VCC検出回路1
40は、バイパス経路105に接続され、スイッチ15
0のスイッチングを制御するための制御信号141(5
ボルトまたは3ボルト)を生成する。基準生成回路16
1は次の3つのモードを有する。ダイオード基準16
0、IAバンドギャップ基準170、およびスリープモ
ード基準180である。スタートアップタイマ190は
3つの基準電圧の間で必要なスイッチングを容易にす
る。バンドギャップ基準170はまたIA基準171と
してIA回路に使用され得る。ダイオード接続されたN
チャネルトランジスタ110は、モデムVCC100と
ノード136との間に接続され、モデムVCC100が
最初にパワーアップされるときノード136で初期電圧
降下を与える。
【0017】この発明のIA電圧生成回路の動作は以下
で説明される。モデムVCCが最初にその最終的な3.
3ボルトまたは5ボルトターゲットレベルに向けてパワ
ーアップされると、現在のところ順バイアスダイオード
接続されたPNPトランジスタ(図2で説明)であるダ
イオード基準電圧160は必要な基準電圧を電圧調整器
の増幅器120に与える。このため、モデムVCC10
0が3.3ボルト電源であるか、または5ボルト電源で
あるかにかかわらず、ノード116は約2.75ボルト
に調整される。
【0018】ノード116の電圧は電圧倍加器135に
よって増幅されノード136で約5ボルトになり、IA
装置のバンドギャップ電圧を活性化するに十分となり、
その結果モデムVCC100が落ちつくための予め定め
られた時間遅延の後IAバンドギャップ電圧170がい
まや調整器の増幅器120にとってより正確な電圧基準
として使用され得る。タイミング図が図3に示されてお
り、現在実現されているものにしたがってダイオード基
準160が最初のパワーオンリセット(POR)のとき
調整器への入力として使用され、IAバンドギャップ基
準170は180ms遅延の後使用される。
【0019】図1を参照して、スイッチ150はSA
VCC検出器140によって検出されるモデムVCC1
00が5ボルトであるとき、バイパス105を介してI
AVCC151をモデムVCC100に切換えるように
使用される。この特徴は、一旦5ボルトモデムVCCが
検出されると調整器および倍加器回路とを余分に動作さ
せることなく容易に5ボルトをIA VCC151に供
給し得るという効果を奏する。
【0020】当業者には理解されるように、IAバンド
ギャップ電圧170は順バイアスされたダイオード16
0より基準電圧として一般形により正確であり、そのた
め一旦IAバンドギャップ電圧170が活性化されると
ダイオード基準電圧160は電力消費を低減すべく不活
性化され得る。
【0021】IA回路がスリープモードから復活すると
きすなわちIA回路ある連続期間の間システムによって
使用されていない状態は、「スリープ」モード基準電圧
180が調整器の増幅器120の基準電圧を生成する。
IA回路がスリープモードに入ると、電力を節約すべく
そのバンドギャップ電圧基準も同様の状態になり、その
結果IA回路が目覚めるとき電圧調整器に基準電圧が必
要になる。しかしながら、モデムVCC100によって
供給される電圧レベルは既にわかっておりスリープモー
ドに先立って検出されるので、スリープモードはパワー
アップ状況とは異なる。このようにして、スリープモー
ド基準電圧180は情報を電源電圧のレベルで保存し、
その結果IA回路がスリープモードから目覚めるときモ
デムVCC100を決定する際IA回路は再び遅延を行
なう必要はない。スリープモード180、ならびにダイ
オードおよびバンドギャップ基準160、170の動作
は図2に関連して以下で説明される。
【0022】図2を参照して、ダイオード基準160、
バンドギャップ基準170、およびスリープモード基準
180のための基準発生器161(図1)の回路図がさ
らに示されている。図2に示されているように、nチャ
ネルトランジスタ210、220、および241が、基
準電圧の3つのモード、ダイオード基準電圧200、バ
ンドギャップ基準電圧ノード240、およびスリープモ
ード基準電圧ノード254の間のスイッチングを制御す
る。トランジスタ210はCTRL3V 242によっ
てターンオンされる。図1のダイオード基準電圧160
によって基準が生成されるときダイオード接続されたP
NPトランジスタ200、抵抗器231、およびpチャ
ネルトランジスタ230は接続を形成する。
【0023】トランジスタ220、241両方がターン
オンされかつトランジスタ210がターンオフされると
き、バンドギャップ基準電圧170(図1)はノード2
0で利用可能である。ノード240の電圧をノード25
4からカットオフすべくトランジスタ241がターンオ
フされるときスリープモードは活性化され得る。また、
スリープモードが活性化するときトランジスタ255、
256、257はターンオンされる。またスリープモー
ドの間は、電力を節約するようにd.c.経路を遮断す
べくトランジスタ258および259はターンオフされ
る。
【0024】スリープモードから出ると、タイマ25は
トランジスタ257をターンオフすることによってそこ
でスイッチを開き、その結果ノード254の電圧レベル
はノード254が安定するまで昇圧される。タイマ25
ならびにトランジスタ255および256はその後ター
ンオフされかつトランジスタ241はターンオンされ通
常動作に戻る。
【0025】パワーアップのとき、トランジスタ20
0、210、230、および抵抗器231はターンオン
され、ノード20で基準電圧を供給する。ノード20の
この電圧は基準電圧として図1の調整器120にVre
fとして使用され得る。図1のノード151の電源(I
AVcc)が約5ボルトに落ちついた後、ノード240
の電圧レベルは約1.25ボルトに達する。このときト
ランジスタ210および230はターンオフされ一方ト
ランジスタ220および241はターンオンされノード
240の1.25ボルトをノード220に供給し、それ
はノード20で調整器(図1の120)入力として使用
され得る。通常処理の間、トランジスタ251および2
55はターンオフされる。
【0026】このシステムがスリープモードにあると
き、トランジスタ255、256、および257はター
ンオンされ、かつトランジスタ241、258、および
259はターンオフされる。上述のように、スリープモ
ードの間電力を保護するようにd.c.経路を遮断すべ
くトランジスタ258および259はターンオフされ
る。
【0027】スリープモードの間、抵抗器251および
252によって形成される抵抗分割器はノード120で
調整器入力として使用される約1.25ボルトを供給す
る。しかしながら、スリープモードの間電源電圧が既に
3.3ボルトと検出されるとき電圧レベルが保存される
ことに注目されたい。電源電圧が5ボルトで検出される
と、システムが5ボルト条件で目覚めるとそのシステム
は容易に電源電圧を使用するので何の情報も保持される
必要はない。この場合、電圧調整器およびマルチプレク
サはスリープモードの間検出された5ボルト条件のため
に不能化され得る。
【0028】スリープモードから出るとき、ノード24
0の電圧レベルが約1.25ボルトになるまでタイマ2
5はトランジスタ255および256のターンオフを遅
延し得る。またトランジスタ258および259はター
ンオンされる。またトランジスタ257はターンオフさ
れシステムにより多くの昇圧を与えスリープモードから
出る。ノード240の電圧が落ちつくと、タイマ25は
進んでトランジスタ255および256をターンオフし
かつトランジスタ241をターンオンする。
【0029】トランジスタ241がオンであるとき、通
常モードが進む。この時点でノード240の電圧レベ
ル、約1.25ボルトは必要な電圧をノード20に供給
し得る。
【0030】図3を参照して、電源適合IA電圧生成の
ためのタイミング図が示されている。ダイオード基準は
第1に調整器への入力として300で使用されることに
注目されたい。予め定められた遅延の後、バンドギャッ
プ基準電圧は活性化し310で調整器への入力として使
用され得る。現在80msに設定されている別の時間遅
延の後、DETCKがハイになるとモデムVCCの有効
検出が行なわれる。
【0031】図4を参照して、この発明に組込まれた効
率的かつ十分に調整されたDC−DC電源コンバータが
示される。電源電圧400は第1に、ダイオード接続さ
れたnチャネルトランジスタ401を介して電圧降下を
ノード420で生成し、スタートアップ条件を与えるべ
く使用される。電源電圧400はその後、トランジスタ
404および増幅器402によって形成された調整器4
03によって調整される。一旦電源電圧がノード410
(Vcc)で調整されると、電圧倍加器440はそれを
倍加しノード410のVccの2倍に等しいIA回路の
電源をノード420で生成する。このようにして、電圧
降下401および倍加器440を使用することによって
IA電源電圧は電源電圧400の実数倍になり得る。図
4に示されているように、スイッチはノード410から
ノード420に電圧を倍加するのに必要な位相1および
2を与えるべく動作する。当業者はこの発明を最大限利
用するために他のスイッチングメカニズムが実現され得
ることを理解するだろう。
【0032】図5を参照して、この発明に組込まれた新
規な電源適合Vcc検出回路140(図1)の回路図が
示されている。コンパレータ510への反転入力は基準
発生器500であり、これは温度調整された電圧無感応
基準発生器から生じ得る。コンパレータ510への非反
転入力はVcc501の抵抗分割器であり、3.3ボル
トまたは5ボルトいずれかである。コンパレータ510
の出力はラッチ520に与えられ、それはタイマ530
からDETCK532によってクロックされる。DET
CK532はまたパワーオンの間他のコンポーネントを
リセットすべく使用される。システム電源電圧が第1に
ターンオンされるとタイマ530はパワーオンリセット
(POR)531によってリセットされる。
【0033】パワーオンリセット(POR)の初期の印
加の間、タイマ530は予め定められた時間の間DET
CK532をローに保持し、確実にすべての装置がパワ
ーオンのときリセット状態に保持されるようにする。そ
の後コンパレータ510は分割されたVcc501をV
ref500によって生成された電圧と比較する。Vc
c501が5ボルトであるならば、コンパレータ510
出力はハイであり、「1」がラッチされる。Vcc50
1が3.3ボルトであるならば、「0」がラッチされ
る。時間遅延の終わりには、DETOUT521はVc
c510の有効表示であり、DETCK532はハイに
なりすべての他の装置がVcc501と一致した構成で
リセットから出ることを可能にする。
【0034】当業者はこの発明に従ったDETCK53
2を使用することの利点を理解するであろう。電源弁別
回路がその検出を行なっている間他の装置もまたリセッ
ト状態にあるので、Vcc501上にはほとんどノイズ
はなくこのためコンパレータ510は正確に比較し得
る。また、それによって関連システムが動作を開始する
ときそれはシステムに使用される電源電圧のために既に
正確に構成されていることが確実になる。図6はタイミ
ング関係を示す。
【0035】図7を参照して、図1に示された電圧調整
器のための基準生成回路の別の実施例が示されている。
この基準電圧生成回路はシステム電源電圧の全電圧範囲
にわたって、すなわち3ボルトから約5.25ボルトに
わたって動作するバンドギャップ基準電圧を供給するこ
とができる。示されているようにレベルシフトを含むバ
イアス機構は、3.0ボルトより下ともなり得る低電圧
動作のために必要である。現在、バイアス機構は、次式
Vgs(p−チャネル)+V(ダイオード)+3Vds
ats、またはおよそ2.5プラスボルトまで低くとも
動作する。
【0036】図7を参照して、ノード700で約1.2
ボルトのバンドギャップVrefを生成するために、p
チャネルトランジスタ710はpチャネルトランジスタ
715、719によってバイアスされる。Pチャネルト
ランジスタ711はトランジスタ716、718によっ
てバイアスされる。Nチャネルトランジスタ713はn
チャネルトランジスタ717およびノード720によっ
てバイアスされる。ノード720はノードPで電圧をレ
ベルシフトすることからトランジスタ727、728に
よって順次引出されることに注目されたい。正味の結果
として、電流経路1、2、および3は同じ電流をとり、
Vrefはトランジスタ710、711、713のダイ
オード電圧と(Rのi倍)の和に等しい。
【図面の簡単な説明】
【図1】この発明に従った電源適合電圧生成回路の機能
的ブロック図である。
【図2】この発明に組込まれたダイオード基準、バンド
ギャップ基準、およびスリープモード基準のための基準
発生器の回路図である。
【図3】電源適合内部電圧生成回路のタイミング図であ
る。
【図4】この発明に組込まれた新規なDC−DC電源コ
ンバータを示す図である。
【図5】この発明に組込まれた新規な電源適合VCC検
出回路の回路図である。
【図6】電源適合検出回路のタイミング動作を示す図で
ある。
【図7】図1に示された電圧発生器のための基準生成回
路の別の実施例の回路図である。
【符号の説明】
140 検出回路 500 基準発生器 501 抵抗分割器 510 コンパレータ 520 ラッチ 530 タイマ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラジフ・グプタ アメリカ合衆国、92621 カリフォルニア 州、ブレア、ムーアパーク・ドライブ、 1776 (72)発明者 ダリュッシュ・シャムロウ アメリカ合衆国、92677 カリフォルニア 州、ラグナ・ニゲール、ベル・メイソン、 30756

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 システムのパワーオンリセットの間に、
    前記システムに結合された集積化された装置を構成する
    ため、前記システムからの電源電圧のレベルを検出する
    ための回路であって、前記電源電圧は2つの電圧レベル
    のうち1つを有し、前記回路は、 前記集積化された装置に結合され、前記システムのパワ
    ーオンリセットの間に前記電源電圧が予め定められたレ
    ベルまで上昇したことに応答して基準電圧を生成するた
    めの基準発生器手段と、 予め定められた分割ファクタに基づいて前記電源電圧を
    第1の電圧にまで分割するための抵抗分割器と、 前記第1の電圧を前記基準電圧と比較しかつ比較の結果
    に基づいて出力信号を生成するためのコンパレータと、 パワーオンリセットから予め定められた遅延の後クロッ
    ク信号を生成するためのタイマとを含み、前記遅延は前
    記電源電圧が安定しその最終レベルに達するのに十分な
    時間を与え、さらに、 前記タイマからの前記クロック信号に応答して前記コン
    パレータの前記出力信号をラッチするためのラッチを含
    み、それによって前記出力信号が前記電圧レベルのうち
    どちらを前記電源電圧が有するかを反映する、回路。
  2. 【請求項2】 前記タイマからの前記クロック信号は前
    記システムのパワーオンリセットの間リセット状態にあ
    った前記システムおよび前記集積化された装置の他のコ
    ンポーネントを活性化する、請求項1に記載の回路。
  3. 【請求項3】 前記基準電圧は前記集積化された装置の
    バンドギャップ電圧から導出され、前記バンドギャップ
    電圧は前記電源電圧が前記予め定められたレベルに達し
    たとき活性化される、請求項1に記載の回路。
  4. 【請求項4】 前記基準電圧は前記集積化された装置の
    バンドギャップ電圧から導出され、前記バンドギャップ
    電圧は前記電源電圧が前記予め定められたレベルに達し
    たとき活性化される、請求項2に記載の回路。
  5. 【請求項5】 電子システムに結合された集積回路のた
    めに、電子システムが最初にパワーオンリセットされる
    とき電子システムからの電源電圧のレベルを検出するこ
    とによって電源弁別を行なう方法であって、前記電源電
    圧は2つの電圧レベルのうち1つを有し、前記方法は、 電子システムのパワーオンリセットの間に予め定められ
    たレベルへの前記電源電圧の上昇に応答して前記集積回
    路が基準電圧を基準発生器に与えるステップと、 予め定められた分割ファクタに基づいて抵抗分割器を用
    いて第1の電圧まで前記電源電圧を分割するステップ
    と、 コンパレータを使用して前記第1の電圧を前記基準電圧
    と比較しかつ比較の結果に応答して出力信号を生成する
    ステップと、 前記電源電圧が安定しかつその最終レベルに達すること
    を可能にするようにパワーオンリセットから予め定めら
    れた遅延の後クロック信号を生成するステップと、 前記クロックが生成されるとき前記コンパレータから出
    力信号をラッチし、前記電源電圧が前記2つの電圧レベ
    ルのうちどちらを有するかを前記出力信号が反映するよ
    うにするステップとを含む、方法。
  6. 【請求項6】 前記基準電圧は前記集積回路からのバン
    ドギャップ電圧から導出され、前記バンドギャップ電圧
    は電子システムからの前記電源電圧がその予め定められ
    たレベルに達するとき活性化する、請求項5に記載の方
    法。
  7. 【請求項7】 前記タイマからの前記クロック信号はま
    た電子システムの他のコンポーネントおよび集積化され
    た装置を活性化する、請求項6に記載の方法。
  8. 【請求項8】 前記タイマからの前記クロック信号はま
    た電子システムの他のコンポーネントおよび集積化され
    た装置を活性化する、請求項5に記載の方法。
  9. 【請求項9】 パワーオンリセット信号によって開始さ
    れるパワーオンリセットサイクルの間に、コンピュータ
    システムからの、2つのレベルのうち1つを有する電源
    電圧のレベルを検出し、前記コンピュータシステムに結
    合された集積化された装置を構成するための回路であっ
    て、前記集積化された装置は前記電源電圧の予め定めら
    れた電圧で動作するバンドギャップ電圧を有し、前記回
    路は、 前記集積化された装置に結合され、パワーオンリセット
    サイクルの間に、前記電源電圧が前記予め定められたレ
    ベルまで上昇することによって活性化された前記バンド
    ギャップ電圧により基準電圧を生成するための基準発生
    器手段と、 予め定められた分割ファクタに基づいて第1の電圧にま
    で前記電源電圧を分割するための抵抗分割器手段と、 前記第1の電圧を前記基準電圧と比較しかつ比較の結果
    に基づいて出力信号を生成する比較手段と、 前記電源電圧がその最終レベルに達することを可能にす
    るように、前記パワーオンリセット信号の受取りから予
    め定められた遅延の後クロック信号を生成するためのタ
    イマ手段と、 前記タイマ手段からの前記クロック信号の受取りのとき
    前記コンパレータ手段から出力をラッチするためのDタ
    イプラッチとを含み、それによってDタイプラッチのラ
    ッチ出力は前記電源電圧が2つのレベルのうちどちらに
    あるかを示す、回路。
JP7083846A 1994-04-11 1995-04-10 電源電圧のレベルを検出するための回路および電源弁別の方法 Pending JPH07325638A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/226,198 US5514951A (en) 1994-04-11 1994-04-11 Supply-discriminating supply-adaptive electronic system
US226198 1994-04-11

Publications (1)

Publication Number Publication Date
JPH07325638A true JPH07325638A (ja) 1995-12-12

Family

ID=22847972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7083846A Pending JPH07325638A (ja) 1994-04-11 1995-04-10 電源電圧のレベルを検出するための回路および電源弁別の方法

Country Status (4)

Country Link
US (1) US5514951A (ja)
EP (1) EP0676855B1 (ja)
JP (1) JPH07325638A (ja)
DE (1) DE69518687T2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08123583A (ja) * 1994-10-27 1996-05-17 Oki Electric Ind Co Ltd 内部状態確定装置
US5852376A (en) * 1996-08-23 1998-12-22 Ramtron International Corporation Bandgap reference based power-on detect circuit including a supression circuit
US5920731A (en) * 1997-02-21 1999-07-06 Vlsi Technology, Inc. Single-housing electrical device self-configurable to connect to PCMCIA compliant or non-PCMCIA compliant host interfaces
JP4225630B2 (ja) * 1999-05-27 2009-02-18 株式会社ルネサステクノロジ 電圧発生回路
FI109848B (fi) * 1999-05-27 2002-10-15 Nokia Corp Menetelmä elektroniikkalaitteen jännitesyötön järjestämiseksi
US6606705B1 (en) * 1999-09-15 2003-08-12 Intel Corporation Method and apparatus for configuring an I/O buffer having an initialized default signaling level to operate at a sampled external circuit signaling level
US6624662B1 (en) 2000-06-30 2003-09-23 Intel Corporation Buffer with compensating drive strength
US7256517B2 (en) * 2000-08-23 2007-08-14 Lsi Corporation Interface circuit for providing a computer logic circuit with first and second voltages and an associated method
US6700430B1 (en) * 2002-07-01 2004-03-02 Advanced Micro Devices, Inc. Method to reduce time to dynamic steady-state condition
JP3652351B2 (ja) * 2002-12-20 2005-05-25 松下電器産業株式会社 スイッチング電源装置
JP5091024B2 (ja) * 2008-06-24 2012-12-05 株式会社リコー スイッチングレギュレータ及びその動作制御方法
CN102033501B (zh) * 2010-12-01 2012-09-05 中颖电子股份有限公司 单片机的电源控制系统
CN107422770B (zh) * 2016-05-23 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种带隙基准电压电路及其控制方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2020437B (en) * 1978-04-14 1982-08-04 Seiko Instr & Electronics Voltage detecting circuit
US4806842A (en) * 1988-05-09 1989-02-21 National Semiconductor Corporation Soft start for five pin switching regulators
EP0470498A3 (en) * 1990-07-31 1993-06-09 Texas Instruments Incorporated Improvements in or relating to integrated circuits
US5073850A (en) * 1991-06-03 1991-12-17 Motorola, Inc. Start circuit for a power supply control integrated circuit
US5359281A (en) * 1992-06-08 1994-10-25 Motorola, Inc. Quick-start and overvoltage protection for a switching regulator circuit

Also Published As

Publication number Publication date
EP0676855A3 (en) 1996-09-04
DE69518687T2 (de) 2001-08-02
DE69518687D1 (de) 2000-10-12
US5514951A (en) 1996-05-07
EP0676855B1 (en) 2000-09-06
EP0676855A2 (en) 1995-10-11

Similar Documents

Publication Publication Date Title
US5532576A (en) Efficient, well regulated, DC-DC power supply up-converter for CMOS integrated circuits
US7952402B2 (en) Power-up control for very low-power systems
JP3509270B2 (ja) 集積回路に内部電圧を与えるための回路、およびその方法
US7034587B2 (en) Conditioned and robust ultra-low power power-on reset sequencer for integrated circuits
US20030035260A1 (en) Integrated circuit for generating a plurality of direct current (DC) output voltages
JPH07325638A (ja) 電源電圧のレベルを検出するための回路および電源弁別の方法
JP2006262180A (ja) 半導体装置
US20050035796A1 (en) Power-on reset circuit, semiconductor integrated circuit device including the same and method for generating a power-on reset signal
US6882942B1 (en) Accessing main ATX outputs without monitoring all outputs
EP1026689B1 (en) Voltage down converter with switched hysteresis
US20080061749A1 (en) Power supply step-down circuit and semiconductor device
US7157894B2 (en) Low power start-up circuit for current mirror based reference generators
JPH03116313A (ja) 突入電流防止回路
EP1026691A2 (en) Dynamic regulation scheme for high speed charge pumps
JP4472106B2 (ja) 全ての出力をモニタリングすることなしに主atx出力をアクセスする方法
JP7525782B2 (ja) レギュレータ用半導体集積回路
US20220037988A1 (en) Current limiting technique for buck converters
JP2000149552A (ja) 半導体集積回路
JPH04212786A (ja) 半導体集積回路
JP2005092401A (ja) 電源回路
TWI720864B (zh) 多電壓晶片
JP2003223229A (ja) 安定化電源装置およびそれを用いた電子機器
JPH08307226A (ja) リセット信号発生回路
JP2006079301A (ja) 電源回路
JP2004048429A (ja) パワーオンリセット回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040622