JP2001283593A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】外部電圧が一時的に低くなっても内部電圧がリ
セットされずに安定した動作が可能な内部電圧発生回路
を備えた半導体記憶装置を提供する。 【解決手段】外部電圧ＶＥＸＴが所定の値に達すれば状
態が遷移する信号ＩＮＩＴＩを保持し、信号ＩＮＩＴＩ
Ｌとして遅延回路１２に入力するラッチ回路２１をパワ
ーオンシーケンスの制御回路に付加することにより、低
電圧動作において外部電圧が一時的に低くなっても内部
電圧がリセットされることなく、安定した動作が可能な
外来ノイズ等の影響を受けない内部電圧発生回路を備え
た半導体記憶装置を提供することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に内部電圧発生回路を備える半導体記憶装置にお
いて、外部電圧が一時的に低い状態になっても内部電圧
がリセットされることなく、安定した動作を可能とする
制御回路に関するものである。

【０００２】

【従来の技術】従来から、半導体記憶装置は様々なシス
テムに使用されるが、１つのシステムにおいて非常に多
くの半導体記憶装置を搭載するものがある。この場合、
電源投入時に多くの半導体記憶装置が消費するピーク電
流が問題になる。

【０００３】通常、半導体記憶装置には、複数の制御電
圧とそれらを発生させる回路が存在する。もし、これら
の回路が電源投入直後に１度に動作すれば、数百ミリア
ンペア乃至数アンペアのピーク電流が発生するが、１つ
のシステムに多くの半導体記憶装置を搭載する場合に
は、さらに搭載する個数倍の電流がシステムに流れ、断
線等によりシステムの電源供給部が破壊されるという問
題を生じる。

【０００４】これらの対策として、内部電圧発生回路を
備える半導体記憶装置において、内部電圧を発生させる
順序をずらしてピーク電流を分散させるパワーオンシー
ケンスに種々の工夫がなされている。

【０００５】従来のパワーオンシーケンスを実現するた
めの直流系（以下ＤＣ系と呼ぶ）の構成例を図６乃至図
８に示す。このＤＣ系は大別して図６に示す直流電圧
（以下ＤＣ電圧と呼ぶ）発生回路群と、図７、図８に示
す制御回路群から構成される。はじめに、図６に示すＤ
Ｃ電圧発生回路群の構成と接続について説明する。

【０００６】ＤＣ電圧発生回路群の主な回路は、バンド
ギャップリファレンス回路（以下ＢＧＲ回路と呼ぶ）１
と、ＶＢＢ制御回路２と、ＶＰＰ制御回路３と、ＶＢＢ
ポンプ回路４と、ＶＰＰポンプ回路５から構成される。
ここでポンプ回路とは、複数のダイオードとコンデンサ
からなる電荷転送路を交流信号で駆動する昇圧回路のこ
とである。

【０００７】ＢＧＲ回路１は、外部電圧ＶＥＸＴと半導
体記憶装置のソース線電圧ＶＳＳからＶＢＢ制御回路及
びＶＰＰ制御回路の基準電圧となる出力信号ｖＢＧＲを
生成する。このｖＢＧＲは、温度、プロセス、及び電圧
依存性の低い信号である。ＶＢＢ制御回路２とＶＢＢポ
ンプ回路４は、ＶＢＢを規定の電圧にするための回路で
ある。ここでＶＢＢは、半導体記憶装置のＮチャンネル
トランジスタに基板バイアスを供給する電源であり、通
常０Ｖよりも低い電圧を与える。ＶＰＰ制御回路３とＶ
ＰＰポンプ回路５はＶＰＰを規定の電圧にするための回
路である。ここでＶＰＰは半導体記憶装置のワード線を
昇圧する電源である。

【０００８】図６に示すように、ＢＧＲ回路１の出力信
号ｖＢＧＲがＶＢＢ制御回路２とＶＰＰ制御回路３の両
方の入力となる。ＶＢＢ制御回路２は２個の入力部を備
え、その一方に前記出力信号ｖＢＧＲが入力し、他方に
後に説明するＶＢＢ制御回路２の活性化トリガー信号Ｖ
ＢＢＧＯが入力する。ＶＢＢ制御回路２からＶＢＢポン
プ回路４の制御信号ｂＶＢＢＬＭＴを生成する。この制
御信号ｂＶＢＢＬＭＴは、ＶＢＢポンプ回路４の入力信
号となり基板バイアス供給電圧ＶＢＢが生成される。こ
のＶＢＢはＶＢＢ制御回路２へフィードバックされる。

【０００９】ＶＰＰ制御回路３もＶＢＢ制御回路２と同
様に２個の入力部を備え、その一方に前記ＢＧＲ回路１
の出力信号ｖＢＧＲが入力し、他方に後に説明するＶＰ
Ｐ制御回路３の活性化トリガー信号ＶＰＰＧＯが入力す
る。ＶＰＰ制御回路３からＶＰＰポンプ回路５の制御信
号ｂＶＰＰＬＭＴを出力する。この制御信号ｂＶＰＰＬ
ＭＴは、ＶＰＰポンプ回路５の入力信号となりワード線
昇圧電源ＶＰＰが生成される。このＶＰＰはＶＰＰ制御
回路３へフィードバックされる。

【００１０】次に、図７乃至図１０に示す制御回路群の
構成について説明する。前記制御回路群は、主として図
７に示すＶＩＮＴＯＫ回路１１と、遅延回路１２と、図
８（a）に示すフリップフロップ７と、図８（ｂ）に示
すフリップフロップ９と、図９、図１０に示すカレント
ミラー回路１５、１８から構成される。

【００１１】図７に示すＶＩＮＴＯＫ回路１１では、外
部電圧ＶＥＸＴが所定の電圧Ｖａを越えれば状態が遷移
しハイレベル（以下“Ｈ”と呼ぶ）になる出力信号ＩＮ
ＩＴＩを生成する。遅延回路１２は、ＶＩＮＴＯＫ回路
１１の出力信号ＩＮＩＴＩを遅延させる回路であり、半
導体記憶装置のチップの内部電圧発生回路を活性化する
トリガ信号ＶＲＥＦＯＫを出力する。

【００１２】遅延回路１２の出力ＶＲＥＦＯＫは、図８
（ａ）に示す次段遅延回路６に入力され、図６に示すＶ
ＢＢ制御回路２の活性化トリガー信号ＶＢＢＧＯとして
次段遅延回路６から出力される。また、図９に示すカレ
ントミラー回路１５では、ＶＢＢ制御回路２の基準電圧
ｖＢＧＲと電圧Ｖbとを比較し、その出力が２入力ＮＡ
ＮＤゲート１７の一方の端子に入力される。ここで電圧
Ｖbは、抵抗分圧回路１６を用いて外部電圧ＶＥＸＴと
基板バイアス供給電源ＶＢＢとを分圧したＶＢＢの変化
に追随する電圧である。

【００１３】２入力ＮＡＮＤゲート１７の他方の端子に
は、図８（ａ）における次段遅延回路６から出力したＶ
ＢＢ制御回路２の活性化トリガー信号ＶＢＢＧＯが入力
され、図６に示すＶＢＢポンプ回路４の制御信号ｂＶＢ
ＢＬＭＴを出力する。このＶＢＢポンプ回路４の制御信
号ｂＶＢＢＬＭＴと、ＶＢＢ制御回路２の活性化トリガ
ー信号ＶＢＢＧＯとが、図８（ａ）のフリップフロップ
７に入力され、インバータ８を介して信号ＶＢＢＯＫを
出力する。以上が基板バイアス供給電圧ＶＢＢの制御回
路群である。

【００１４】内部電圧発生回路のトリガー信号ＶＲＥＦ
ＯＫと前記信号ＶＢＢＯＫが、図７に示すＡＮＤゲート
１３に入力され、図６のＶＰＰ制御回路３の活性化トリ
ガー信号ＶＰＰＧＯを出力する。

【００１５】また、図１０に示すカレントミラー回路１
８では、ＶＰＰ制御回路３の基準電圧ｖＢＧＲ（図６の
ＶＢＢ制御回路２と並列に入力される）と電圧Ｖcとを
比較し、その出力が２入力ＮＡＮＤゲート２０の一方の
端子に入力される。ここで、電圧Ｖcは抵抗分圧回路１
９を用いてワード線昇圧電圧ＶＰＰとソース線電圧ＶＳ
Ｓとを分圧したワード線昇圧電圧ＶＰＰの変化に追随す
る電圧である。

【００１６】２入力ＮＡＮＤゲート２０の他方の端子に
は、図７におけるＡＮＤゲート１３から出力したＶＰＰ
制御回路３の活性化トリガー信号ＶＰＰＧＯが入力さ
れ、図６に示すＶＰＰポンプ回路５の制御信号ｂＶＰＰ
ＬＭＴを出力する。このＶＰＰポンプ回路５の制御信号
ｂＶＰＰＬＭＴと、ＶＰＰ制御回路３の活性化トリガー
信号ＶＰＰＧＯとが、図８（ｂ）のフリップフロップ９
に入力され、インバータ１０を介して信号ＶＰＰＯＫを
出力する。以上がワード線昇圧電圧ＶＰＰの制御回路群
である。

【００１７】ＶＰＰ制御回路３の活性化トリガー信号Ｖ
ＰＰＧＯと前記信号ＶＰＰＯＫが、図７のＡＮＤ回路１
４の入力となり、出力ＣＨＲＤＹを生成する。ここでＣ
ＨＲＤＹとは、内部電圧発生回路の出力電圧ＶＢＢ、Ｖ
ＰＰが半導体記憶装置の所定の内部電圧の値に達すれば
状態が遷移する信号である。すなわち、内部電圧ＶＢ
Ｂ、ＶＰＰのパワーアップが終了した状態を受けて活性
化するトリガ信号であり、これを受けて半導体記憶装置
のリード及びライト等、各種コマンドの受付が可能にな
る。

【００１８】次に、図１１に示すタイミング波形図を用
いて従来のパワーオンシーケンスを実現するためのＤＣ
系の動作について説明する。電源投入直後、ＶＥＸＴが
上昇し、ＢＧＲ回路、ＶＩＮＴＯＫ回路が動作を開始す
る。しばらくして、ＢＧＲ回路１の出力信号ｖＢＧＲが
定常レベルに到達する。同時にＶＩＮＴＯＫ回路１１で
は、ＶＥＸＴが所定の値Ｖａを越えれば“Ｈ”になる出
力信号ＩＮＩＴＩを生成する。

【００１９】遅延回路１２は、信号ＩＮＩＴＩを遅延さ
せる回路であり、回路の基準電圧を与える信号ｖＢＧＲ
が一定の定常電圧レベルに達した時点でチップの内部電
圧発生回路の活性化トリガ信号ＶＲＥＦＯＫを“Ｈ”と
する（ステップ）。ここでは信号ｖＢＧＲが定常レベ
ルに達したことを検知するため遅延回路１２を使って時
間規定で検知する方法を用いているが、信号ｖＢＧＲの
レベルを直接モニタして検知信号を生成しても良い。

【００２０】信号ＶＲＥＦＯＫが“Ｈ”になれば、遅延
段６を介してＶＢＢ制御回路２を活性化するトリガ信号
ＶＢＢＧＯが“Ｈ”となる（ステップ）。ＶＢＢ制御
回路２とそのポンプ回路４はＶＢＢを規定の電圧にする
回路である。

【００２１】ＶＢＢが規定の負の電圧に達していなけれ
ば、抵抗分圧回路１６により分圧されたＶＢＢ、ＶＥＸ
Ｔの分圧電圧ＶｂがＶＢＢ制御回路２の基準電圧ｖＢＧ
Ｒより高く、カレントミラー回路１５の動作によりｂＶ
ＢＢＬＭＴの状態“Ｈ”が維持される。

【００２２】ｂＶＢＢＬＭＴが“Ｈ”であれば、ＶＢＢ
を規定の電圧にするようポンプ回路４が動作し、ＶＢＢ
が規定の電圧に達すれば（ステップ）前記分圧電圧Ｖ
ｂが基準電圧ｖＢＧＲより低くなり、カレントミラー回
路１５の動作によりｂＶＢＢＬＭＴはローレベル（以下
“Ｌ”と呼ぶ）に遷移する（ステップ）。

【００２３】すなわち、 ｖＢＧＲ＜Ｖｂならば、ｂＶＢＢＬＭＴ；“Ｈ”（ポン
プ回路４が動作） ｖＢＧＲ＞Ｖｂならば、ｂＶＢＢＬＭＴ；“Ｌ”（ポン
プ回路４が停止） となる。

【００２４】ｂＶＢＢＬＭＴが“Ｌ”になれば、ＶＢＢ
ＧＯが“Ｈ”なのでフリップフロップ７によりＶＢＢＯ
Ｋが“Ｌ”から“Ｈ”に遷移し（ステップ）、ポンプ
回路４の動作が停止する。ＶＢＢＧＯが“Ｈ”となった
後、仮に所定のＶＢＢから電位が浮けば、ｂＶＢＢＬＭ
Ｔは“Ｈ”となりポンプ回路４が再び動作するが、この
ときＶＢＢＯＫは、フリップフロップ７により状態
“Ｈ”が維持される。

【００２５】ＶＲＥＦＯＫ、ＶＢＢＯＫが共に“Ｈ”で
あるため、ＡＮＤ回路１３から出力するＶＰＰ制御回路
の活性化トリガ信号ＶＰＰＧＯも“Ｌ”から“Ｈ”に遷
移する（ステップ）。ＶＰＰが規定の電圧に達してい
なければ、抵抗分圧回路１９により分圧されたＶＰＰ、
ＶＳＳの分圧電圧ＶｃがＶＰＰ制御回路３の基準電圧ｖ
ＢＧＲより高く、カレントミラー回路１８の動作により
ｂＶＰＰＬＭＴの状態“Ｈ”が維持される。

【００２６】ｂＶＰＰＬＭＴが“Ｈ”であれば、ＶＰＰ
を規定の電圧にするようポンプ回路５が動作する。ＶＰ
Ｐが規定の電圧に達すれば（ステップ）前記分圧電圧
Ｖｃが基準電圧ｖＢＧＲより低くなり、カレントミラー
回路１８の動作によりｂＶＰＰＬＭＴは“Ｌ”に遷移す
る（ステップ）。

【００２７】すなわち、 ｖＢＧＲ＜Ｖｃならば、ｂＶＰＰＬＭＴ；“Ｈ”（ポン
プ回路５が動作） ｖＢＧＲ＞Ｖｃならば、ｂＶＰＰＬＭＴ；“Ｌ”（ポン
プ回路５が停止） となる。

【００２８】ｂＶＰＰＬＭＴが“Ｌ”になれば、ＶＰＰ
ＧＯが“Ｈ”なのでフリップフロップ９により、ＶＰＰ
ＯＫが“Ｌ”から“Ｈ”に遷移し（ステップ）、ポン
プ回路５の動作が停止する。ＶＰＰＧＯが“Ｈ”となっ
た後、仮に所定のＶＰＰから電位が下がれば、ｂＶＰＰ
ＬＭＴは“Ｈ”となりポンプ回路５が再び動作するが、
ＶＰＰＯＫはフリップフロップ９により状態“Ｈ”が維
持される。

【００２９】ＶＰＰＧＯ、ＶＰＰＯＫが共に“Ｈ”であ
るためＡＮＤゲート１４から出力するチップ活性化トリ
ガ信号ＣＨＲＤＹも“Ｌ”から“Ｈ”に遷移する（ステ
ップ（10））。

【００３０】このように、従来のシステムでは、信号Ｉ
ＮＩＴＩが“Ｈ”になった後、信号ＶＲＥＦＯＫ、ＶＢ
ＢＧＯ、ＶＢＢＯＫ、ＶＰＰＧＯ、ＶＰＰＯＫの順に
“Ｈ”に遷移し、その後、チップ活性化トリガ信号ＣＨ
ＲＤＹが“Ｈ”になるように構成される。

【００３１】近年半導体メモリは、携帯情報端末やノー
トパソコン等、バッテリ駆動型のシステムに多く使用さ
れるようになり、低消費電力化が非常に重要な技術とな
りつつある。それを実現する方法の１つは電源電圧（外
部電圧ＶＥＸＴ）を低下させることである。しかし、図
１２の最上段に示すように、外部電圧ＶＥＸＴが低い状
態で通常の読み出し、書き込み動作をすれば、外来ノイ
ズ等の影響を受け外部電圧ＶＥＸＴが一時的にＶａを下
回ることが起こり得る。

【００３２】前述のパワーオンシーケンスにおいて、外
来ノイズ等の影響を受けて、信号ＩＮＩＴＩが図１２の
中段に示すように“Ｌ”に遷移すれば、信号ＶＲＥＦＯ
Ｋが“Ｌ”になり、一度確定した内部電圧ＶＢＢ、ＶＰ
Ｐが全てリセットされ、図１２の下段に示すように信号
ＣＨＲＤＹも“Ｌ”となる。そして、外部電圧ＶＥＸＴ
が所定の電圧Ｖａを越えれば再び前述のパワーオンシー
ケンスが開始されるという望ましくない問題を生じる。

【００３３】この所定の電圧Ｖａは、ＶＩＮＴＯＫ回路
１１の中で使われているバイポーラトランジスタの温度
特性や製造プロセスでばらつくため、電圧Ｖａの値を現
状より低下させることは望ましくない。このため、今後
外部電圧ＶＥＸＴが２．２Ｖ等の低電圧化に向かえば、
前記電圧Ｖａとの関係から低電圧動作における動作マー
ジンが小さくなって前述のパワーオンシーケンスが不安
定になり、正常な動作を保証することが極めて困難にな
るという問題が生じる。

【００３４】

【発明が解決しようとする課題】上記したように従来の
バッテリ駆動型のシステムに使用される半導体記憶装置
には、低電圧動作における動作マージンが小さくパワー
オンシーケンスが不安定になるという問題があった。

【００３５】本発明は上記の問題点を解決すべくなされ
たもので、外部電圧ＶＥＸＴが外来ノイズ等の影響を受
けて一時的に低い状態になっても、一度確定した内部電
圧が全てリセットされるという不安定な動作が回避され
たパワーオンシーケンスを備える半導体記憶装置を提供
することを目的とする。

【００３６】

【課題を解決するための手段】本発明の半導体記憶装置
は、外部電圧ＶＥＸＴが所定の値に達すれば状態が遷移
する信号ＩＮＩＴＩを保持するラッチ回路を制御回路に
付加することにより、低電圧動作においても外来ノイズ
等の影響を受けないパワーオンシーケンスを備えること
を特徴とする。

【００３７】具体的には本発明の半導体記憶装置は、少
なくとも１つの内部電圧発生回路を具備する半導体記憶
装置において、前記内部電圧発生回路は外部電圧ＶＥＸ
Ｔが所定の値Ｖａに達すれば状態が遷移する信号ＩＮＩ
ＴＩにより活性化され、かつ、前記内部電圧発生回路は
前記信号ＩＮＩＴＩをラッチするラッチ回路を備えるこ
とを特徴とする。

【００３８】好ましくは前記ラッチ回路は、前記内部電
圧発生回路の出力電圧ＶＢＢ、ＶＰＰが所定の値に達す
れば状態が遷移する信号ＣＨＲＤＹを前記ラッチ回路に
よる前記信号のラッチに用いることを特徴とする。

【００３９】また、本発明の半導体記憶装置は、少なく
とも基準電圧発生回路ＢＧＲと内部電圧制御回路（ＶＢ
Ｂ、ＶＰＰの制御回路）と昇圧回路ＰＵＭＰからなる内
部電圧発生回路を具備する半導体記憶装置において、前
記内部電圧制御回路は、前記昇圧回路ＰＵＭＰから出力
された前記半導体記憶装置の内部電圧ＶＢＢ、ＶＰＰを
前記内部電圧制御回路に帰還する帰還回路を備え、前記
内部電圧制御回路は、前記基準電圧発生回路ＢＧＲから
出力する基準電圧ｖＢＧＲ、及び前記内部電圧制御回路
を活性化するトリガー信号ＶＢＢＧＯ、ＶＰＰＧＯを受
けて、前記昇圧回路から帰還された前記半導体記憶装置
の内部電圧ＶＢＢ、ＶＰＰと前記基準電圧ｖＢＧＲとを
比較することにより状態が遷移する前記昇圧回路の制御
信号ｂＶＢＢＬＭＴ、ｂＶＰＰＬＭＴを出力するもので
あり、前記内部電圧制御回路を活性化するトリガー信号
ＶＢＢＧＯ、ＶＰＰＧＯは、外部電圧ＶＥＸＴが所定の
値Ｖａに達すれば状態が遷移する信号ＩＮＩＴＩが遅延
回路を介して出力されるものであり、かつ、前記遅延回
路は入力部にラッチ回路を備え、前記内部電圧制御回路
を活性化するトリガー信号ＶＢＢＧＯ、ＶＰＰＧＯは、
前記外部電圧ＶＥＸＴが所定の値Ｖａに達すれば状態が
遷移する信号ＩＮＩＴＩが前記ラッチ回路を介し、ＩＮ
ＩＴＩＬとして前記遅延回路に入力されることを特徴と
する。

【００４０】好ましくは前記ラッチ回路は、前記昇圧回
路ＰＵＭＰの出力電圧ＶＢＢ、ＶＰＰが前記半導体記憶
装置の所定の内部電圧の値に達すれば状態が遷移する信
号ＣＨＲＤＹを、前記ラッチ回路の入力部に配置したゲ
ート回路の開閉に用いることを特徴とする。

【００４１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００４２】図１は、本発明の第１の実施の形態に係る
半導体記憶装置のパワーオンシーケンスの制御回路の構
成を示す図である。図１に示す制御回路は、図７におけ
るＶＩＮＴＯＫ回路１１と遅延回路１２の間に、ラッチ
回路２１を追加したものである。

【００４３】ＶＩＮＴＯＫ回路１１の出力信号ＩＮＩＴ
Ｉがラッチ回路２１の入力となる。チップ活性化トリガ
ー信号ＣＨＲＤＹを用いて出力信号ＩＮＩＴＩをラッチ
回路２１にラッチし、出力信号ＩＮＩＴＩＬとして前記
ラッチ回路２１から出力する。ラッチ回路２１の構成例
が図２、図３に示されている。

【００４４】図２（ｂ）に示すラッチ回路は、信号ＩＮ
ＩＴＩがＣＭＯＳ転送ゲート２３を介してラッチ部２４
でラッチされ、インバータ２５を介して信号ＩＮＩＴＩ
Ｌとして出力するよう構成される。このとき、図２
（ａ）に示すように、インバータ２２を用いて信号ＣＨ
ＲＤＹを反転したｂＣＨＲＤＹを生成し、ＣＭＯＳ転送
ゲート２３を開閉する。また、ラッチ部２４の一方のイ
ンバータを信号ＣＨＲＤＹとｂＣＨＲＤＹとで動作する
クロックドインバータとしている。図３（ｂ）にラッチ
回路の他の例を示す。図３（ｂ）では、図２（ｂ）のＣ
ＭＯＳ転送ゲート２３の代わりにクロックドインバータ
２７を用いている。

【００４５】このように、チップ活性化トリガー信号Ｃ
ＨＲＤＹを用いてラッチ回路２１にラッチされた信号Ｉ
ＮＩＴＩを信号ＩＮＩＴＩＬとして出力し、この信号Ｉ
ＮＩＴＩＬを次段遅延回路１２に入力すれば、信号ＣＨ
ＲＤＹを用いてラッチ回路２１にラッチされた信号ＩＮ
ＩＴＩは外来ノイズ等により状態が遷移しないので、信
号ＩＮＩＴＩＬにより一度確定した内部電圧が外来ノイ
ズ等によりリセットされる問題を回避することができ
る。信号ＩＮＩＴＩＬを遅延回路１２に入力した後のＤ
Ｃ電圧発生回路群、及び制御回路群の動作は次のとおり
である。

【００４６】遅延回路１２の出力信号ＶＲＥＦＯＫは、
図８（ａ）に示す次段遅延回路６に入力され信号ＶＢＢ
ＧＯを出力する。信号ＶＢＢＧＯは図６に示すＶＢＢ制
御回路２を活性化するトリガ信号である。また、ＢＧＲ
回路１から出力される回路基準電圧ｖＢＧＲと信号ＶＢ
ＢＧＯをＶＢＢ制御回路２に入力し、ＶＢＢポンプ回路
４の制御信号ｂＶＢＢＬＭＴを出力する。

【００４７】ここで、ＶＢＢ制御回路２は図９のように
構成される。ＶＢＢ制御回路２の活性化トリガー信号Ｖ
ＢＢＧＯとＶＢＢポンプ回路４の制御信号ｂＶＢＢＬＭ
Ｔとを図８（ａ）のフリップフロップ７に入力し、イン
バータ８を介して信号ＶＢＢＯＫを出力する。

【００４８】信号ＶＲＥＦＯＫと信号ＶＢＢＯＫが、図
７のＡＮＤゲート１３の入力となり、信号ＶＰＰＧＯを
出力する。信号ＶＰＰＧＯは図６に示すＶＰＰ制御回路
３を活性化するトリガ信号である。また、ＢＧＲ回路１
から出力される回路基準電圧ｖＢＧＲと信号ＶＰＰＧＯ
をＶＰＰ制御回路３に入力し、ＶＰＰポンプ回路５の制
御信号ｂＶＰＰＬＭＴを出力する。

【００４９】ここでＶＰＰ制御回路３は、図１０のよう
に構成される。ＶＰＰ制御回路３の活性化トリガー信号
ＶＰＰＧＯとＶＰＰポンプ回路５の制御信号ｂＶＰＰＬ
ＭＴとを図８（ｂ）のフリップフロップ９に入力し、イ
ンバータ１０を介して信号ＶＰＰＯＫを出力する。

【００５０】信号ＶＰＰＧＯとＶＰＰＯＫが、ＡＮＤゲ
ート１４の入力となり、信号ＣＨＲＤＹを生成する。こ
こで信号ＣＨＲＤＹとは、内部電圧が終了したのを受け
て活性化するトリガ信号であり、リード及びライトなど
の各種コマンドの受け付けが可能になる。

【００５１】次に、本発明におけるパワーオンシーケン
スについて説明する。パワーオンシーケンスのタイミン
グ波形を図４に示す。電源投入の直後に外部電圧ＶＥＸ
Ｔが上昇すれば、図６のＢＧＲ回路１、図７のＶＩＮＴ
ＯＫ回路１１が動作を開始する。ＶＩＮＴＯＫ回路１１
では、外部電圧ＶＥＸＴが所定の電圧Ｖａを越えれば
“Ｈ”になる出力信号ＩＮＩＴＩを生成する。時刻ｔ１
において、図１に示すラッチ回路２１では、例えば図２
（ｂ）の信号ＣＨＲＤＹが“Ｌ”なのでＣＭＯＳ転送ゲ
ート２３はオンとなる。

【００５２】従って、信号ＩＮＩＴＩがそのままスルー
して信号ＩＮＩＴＩＬは“Ｈ”となる。図１に示す遅延
回路１２はＩＮＩＴＩＬ信号を遅延させる回路であり、
回路の基準電圧ｖＢＧＲが一定になる時点でチップの内
部電圧発生回路の活性化トリガ信号ＶＲＥＦＯＫを
“Ｈ”とする（ステップ）。信号ＶＲＥＦＯＫが
“Ｈ”になれば、図６のＶＢＢ制御回路２を活性化する
トリガ信号ＶＢＢＧＯが“Ｈ”となる（ステップ）。
ＶＢＢ制御回路２とそのポンプ回路４は、基板電圧ＶＢ
Ｂを規定の値にする回路である。

【００５３】基板電圧ＶＢＢが規定の電圧に達しないと
きは、図９の抵抗分圧回路１６において、ＶＢＢ、ＶＥ
ＸＴが分圧された電圧Ｖｂが回路の基準電圧ｖＢＧＲよ
り高いので、カレントミラー１５の動作でポンプ回路４
の制御信号ｂＶＢＢＬＭＴは“Ｈ”となる。制御信号ｂ
ＶＢＢＬＭＴが“Ｈ”であれば、ＶＢＢを規定の電圧に
すべくポンプ回路４が動作する。ＶＢＢが規定の電圧に
なれば（ステップ）前記Ｖｂが回路の基準電圧ｖＢＧ
Ｒより低くなり、カレントミラー回路１５の動作でポン
プ回路４の制御信号ｂＶＢＢＬＭＴは“Ｌ”となり（ス
テップ）、ポンプ回路４の動作は停止する。

【００５４】ｂＶＢＢＬＭＴが“Ｌ”になれば、ＶＢＢ
ＧＯが“Ｈ”なのでフリップフロップ７によりＶＢＢＯ
Ｋが“Ｌ”から“Ｈ”に遷移し（ステップ）ポンプ回
路４の動作が停止する。ＶＢＢＧＯが“Ｈ”となった
後、仮に所定のＶＢＢから電位が浮けば、ｂＶＢＢＬＭ
Ｔは“Ｈ”となりポンプ回路４が再び動作するが、この
ときＶＢＢＯＫは、フリップフロップ７により状態
“Ｈ”が維持される。

【００５５】ＶＲＥＦＯＫ、ＶＢＢＯＫが共に“Ｈ”で
あるため、ＡＮＤゲート１３から出力するＶＰＰ制御回
路の活性化トリガ信号ＶＰＰＧＯも“Ｌ”から“Ｈ”に
遷移する（ステップ）。ＶＰＰが規定の電圧に達して
いなければ、抵抗分圧回路１９により分圧されたＶＰ
Ｐ、ＶＳＳの分圧電圧ＶｃがＶＰＰ制御回路３の基準電
圧ｖＢＧＲより高くカレントミラー１８の動作によりｂ
ＶＰＰＬＭＴの状態“Ｈ”が維持される。

【００５６】ｂＶＰＰＬＭＴが“Ｈ”であれば、ＶＰＰ
を規定の電圧にするようポンプ回路５が動作する。ＶＰ
Ｐが規定の電圧に達すれば（ステップ）前記分圧電圧
Ｖｃが基準電圧ｖＢＧＲより低くなり、カレントミラー
１５の動作によりｂＶＰＰＬＭＴは“Ｌ”に遷移する
（ステップ）。

【００５７】ｂＶＰＰＬＭＴが“Ｌ”になれば、ＶＰＰ
ＧＯが“Ｈ”なのでフリップフロップ９により、ＶＰＰ
ＯＫが“Ｌ”から“Ｈ”に遷移し（ステップ）、ポン
プ回路５の動作が停止する。ＶＰＰＧＯが“Ｈ”となっ
た後、仮に所定のＶＰＰから電位が下がれば、ｂＶＰＰ
ＬＭＴは“Ｈ”となりポンプ回路５が再び動作するが、
ＶＰＰＯＫはフリップフロップ９により状態“Ｈ”が維
持される。

【００５８】ＶＰＰＧＯ、ＶＰＰＯＫが共に“Ｈ”であ
るためＡＮＤゲート１４から出力するチップ活性化トリ
ガ信号ＣＨＲＤＹも“Ｌ”から“Ｈ”に遷移する（ステ
ップ（10））。

【００５９】時刻ｔ２において、図１に示すラッチ回路
２１では、例えば図２（ｂ）の信号ＣＨＲＤＹが“Ｈ”
なのでＣＭＯＳ転送ゲート２３はオフとなる。従って、
出力信号ＩＮＩＴＩＬは入力信号ＩＮＩＴＩの影響を受
けなくなる。すなわち、出力信号ＩＮＩＴＩＬは状態
“Ｈ”にラッチされる。

【００６０】仮に外部電圧ＶＥＸＴが外来ノイズ等の影
響を受けて一時的に所定の電圧Ｖａを下回り、信号ＩＮ
ＩＴＩが“Ｌ”にリセットされたとしても、ＣＭＯＳ転
送ゲート２３はオフなので、信号ＩＮＩＴＩＬの状態
“Ｈ”は維持され、内部電圧がリセットされて信号ＣＨ
ＲＤＹが“Ｌ”となることはない。

【００６１】この時のタイミング波形を図５に示す。先
に図１２に示す従来のパワーオンシーケンスにおいて、
外部電圧ＶＥＸＴがノイズ等の影響を受けて一時的に所
定の電圧Ｖａを下回り、信号ＩＮＩＴＩが図１２の中段
に示すように“Ｌ”になれば、信号ＶＲＥＦＯＫが
“Ｌ”になり、一度確定した内部電圧ＶＢＢ、ＶＰＰが
全てリセットされ、図１２の下段に示すように信号ＣＨ
ＲＤＹも“Ｌ”になるという問題があった。このため、
外部電圧ＶＥＸＴが所定の電圧Ｖａを越えれば再びパワ
ーオンシーケンスが開始されるという望ましくない問題
が生じていた。

【００６２】しかし、本発明のラッチ回路２１を備える
パワーオンシーケンスの制御回路を用いれば、図５の最
上段に示すように外部電圧ＶＥＸＴが外来ノイズ等の影
響を受けて一時的に所定の電圧Ｖａを下回り、図５の２
段目に示すように信号ＩＮＩＴＩが“Ｌ”になっても、
ラッチ回路２１にラッチされた図５の３、４段目の信号
ＩＮＩＴＩＬ及びＣＨＲＤＹは“Ｈ”のままであり、一
度確定したパワーオンシーケンスがリセットされること
はない。なお本発明は上記の実施の形態に限定されるこ
とはない。その他本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。

【００６３】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、内部電圧発生回路を活性化するＩＮＩＴＩ信
号を、ＣＨＲＤＹ信号によりＩＮＩＴＩＬ信号としてラ
ッチする回路を設けることにより、外部電圧ＶＥＸＴが
一時的に低い状態になっても内部電圧がリセットされる
ことなく安定した動作が可能になる。

【図面の簡単な説明】

【図１】本発明のラッチ回路を含むＤＣ電圧制御回路の
構成図。

【図２】本発明のラッチ回路の一例を示す図。

【図３】本発明のラッチ回路の他の例を示す図。

【図４】本発明のパワーオンシーケンスのタイミング波
形図。

【図５】本発明のラッチ回路を備える場合のタイミング
波形図。

【図６】ＤＣ電圧発生回路の構成図。

【図７】従来のＤＣ電圧制御回路の構成図。

【図８】ＶＢＢ、ＶＰＰ制御回路の構成図。

【図９】カレントミラー型ＶＢＢ制御回路の構成図。

【図１０】カレントミラー型ＶＰＰ制御回路の構成図。

【図１１】従来のパワーオンシーケンスのタイミング波
形図。

【図１２】従来のパワーオンシーケンスの問題点を示す
タイミング波形図。

【符号の説明】

１…バンドギャップリファレンス（ＢＧＲ）回路 ２…ＶＢＢ制御回路 ３…ＶＰＰ制御回路 ４…ＶＢＢポンプ回路 ５…ＶＰＰポンプ回路 ６…次段遅延回路 ７、９…フリップフロップ回路 ８、１０、２２、２６…インバータ １１…ＶＩＮＴＯＫ回路 １２…遅延回路 １３、１４…ＡＮＤゲート １５、１８…カレントミラー回路 １６、１９…抵抗分圧回路 １７、２０…ＮＡＮＤゲート ２１…ラッチ回路 ２３…ＣＭＯＳ転送ゲート ２４、２８…ラッチ部

フロントページの続き (72)発明者 阿部 克巳 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 末松 靖弘 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5B011 DB05 EB01 GG03 JA21 MB06 5B015 HH05 JJ15 KB63 KB65 KB73 QQ18 5B024 AA03 BA23 BA27 CA07 CA15 5F038 DF08

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの内部電圧発生回路を具
   備する半導体記憶装置において、 前記内部電圧発生回路は外部電圧が所定の値に達すれば
   状態が遷移する信号により活性化され、かつ、前記内部
   電圧発生回路は前記信号をラッチするラッチ回路を備え
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 前記ラッチ回路は、前記内部電圧発生回
   路の出力電圧が所定の値に達すれば状態が遷移する信号
   を前記ラッチ回路による前記信号のラッチに用いること
   を特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 少なくとも基準電圧発生回路と内部電圧
   制御回路と昇圧回路からなる内部電圧発生回路を具備す
   る半導体記憶装置において、 前記内部電圧制御回路は、前記昇圧回路から出力された
   前記半導体記憶装置の内部電圧を前記内部電圧制御回路
   に帰還する帰還回路を備え、 前記内部電圧制御回路は、前記基準電圧発生回路から出
   力する基準電圧、及び、前記内部電圧制御回路を活性化
   するトリガー信号を受けて、前記昇圧回路から帰還され
   た前記半導体記憶装置の内部電圧と前記基準電圧とを比
   較することにより状態が遷移する前記昇圧回路の制御信
   号を出力するものであり、 前記内部電圧制御回路を活性化するトリガー信号は、外
   部電圧が所定の値に達すれば状態が遷移する信号が遅延
   回路を介して出力されるものであり、 かつ、前記遅延回路は入力部にラッチ回路を備え、前記
   内部電圧制御回路を活性化するトリガー信号は、前記外
   部電圧が所定の値に達すれば状態が遷移する信号が前記
   ラッチ回路を介して前記遅延回路に入力されることを特
   徴とする半導体記憶装置。
4. 【請求項４】 前記ラッチ回路は、前記昇圧回路の出力
   電圧が前記半導体記憶装置の所定の内部電圧の値に達す
   れば状態が遷移する信号を、前記ラッチ回路の入力部に
   配置したゲート回路の開閉に用いることを特徴とする請
   求項３記載の半導体記憶装置。