JP2010033692A - 負電圧生成回路及びこれを用いた半導体メモリ装置 - Google Patents

負電圧生成回路及びこれを用いた半導体メモリ装置 Download PDF

Info

Publication number
JP2010033692A
JP2010033692A JP2009089445A JP2009089445A JP2010033692A JP 2010033692 A JP2010033692 A JP 2010033692A JP 2009089445 A JP2009089445 A JP 2009089445A JP 2009089445 A JP2009089445 A JP 2009089445A JP 2010033692 A JP2010033692 A JP 2010033692A
Authority
JP
Japan
Prior art keywords
signal
negative voltage
sensing
enabled
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009089445A
Other languages
English (en)
Inventor
Yeon Uk Kim
淵 郁 金
Young Do Hur
英 ▲道▼ 許
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2010033692A publication Critical patent/JP2010033692A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】本発明は、トランジスタのバルクに印加される第１の負電圧がターゲットレベルに到達した後、トランジスタのソースに印加される第２の負電圧を生成する半導体メモリ装置の負電圧生成回路を提供する。
【解決手段】本発明は、第１の負電圧レベルを感知して、第１の感知信号を生成する第１の感知部；第１の感知信号に応じて、第１の負電圧を生成する第１の負電圧生成部；第２の負電圧レベルを感知して、第２の感知信号を生成する第２の感知部；パワーアップ信号がイネーブルされ、第１の感知信号がディセーブルされると、第２の感知信号をイネーブル信号として出力するタイミング制御部；及び、イネーブル信号に応じて、第２の負電圧を生成する第２の負電圧生成部を含む。
【選択図】図３

Description

本発明は、半導体メモリ装置に関し、特に、負電圧生成回路に関する。
一般に、半導体メモリ装置はトランジスタからなる。特に、メモリセルに構成されるトランジスタは、漏れ電流を低減するために、トランジスタのバルクに第１の負電圧を印加させる（例えば、特許文献１）。また、トランジスタのバルクに第１の負電圧を印加させることによるトランジスタのしきい電圧の上昇を補償するために、トランジスタのソースに第２の負電圧を印加させる。このとき、トランジスタのバルクに印加される第１の負電圧レベルの絶対値は、ソースに印加される第２の負電圧レベルの絶対値より常に大きいべきである。その理由は、トランジスタのバルクに印加される電圧レベルがソースに印加される電圧レベルより高いと、トランジスタ素子の破壊を誘発するラッチアップ(latch-up)現象が発生するからである。
レベルが異なる二つの負電圧を生成する一般の半導体メモリ装置の負電圧生成回路は、図１に示すように、第１の負電圧生成部４０及び第２の負電圧生成部８０を含む。
第１の負電圧生成部４０は、第１の感知部１０、第１のオシレーター２０及び第１のチャージポンプ３０を含む。
第１の感知部１０は、第１の負電圧(ＶＮＮ１)のレベルを感知して、第１の感知信号(ｄｅｔ１)を生成する。
第１のオシレーター２０は、第１の感知信号(ｄｅｔ１)に応じて、第１のオシレーター信号(ｏｓｃ１)を生成する。
第１のチャージポンプ３０は、第１のオシレーター信号(ｏｓｃ１)に応じてポンプ動作を行い、これにより第１の負電圧(ＶＮＮ１)を生成する。
第２の負電圧生成部８０は、第２の感知部５０、第２のオシレーター６０及び第２のチャージポンプ７０を含む。
第２の感知部５０は、第２の負電圧(ＶＮＮ２)のレベルを感知して、第２の感知信号(ｄｅｔ２)を生成する。
第２のオシレーター６０は、第２の感知信号(ｄｅｔ２)に応じて、第２のオシレーター信号(ｏｓｃ２)を生成する。
第２のチャージポンプ７０は、第２のオシレーター信号(ｏｓｃ２)に応じてポンプ動作を行い、これにより第２の負電圧(ＶＮＮ２)を生成する。このとき、第１の負電圧(ＶＮＮ１)は、半導体メモリ装置の全ての回路に用いられるトランジスタのバルクに印加される電圧であり、第２の負電圧(ＶＮＮ２)は、半導体メモリ装置の特定の回路に用いられるトランジスタのソースに印加される電圧である。よって、第１の負電圧(ＶＮＮ１)が印加されるノードのキャパシタンス(capacitance)は、第２の負電圧(ＶＮＮ２)が印加されるノードのキャパシタンスより大きい。したがって、第２の負電圧(ＶＮＮ２)は、第１の負電圧(ＶＮＮ１)のターゲットレベル到達時間より速くターゲットレベルに到達する。
つまり、第１の負電圧生成部４０で生成される第１の負電圧(ＶＮＮ１)がターゲットレベルに到達する前に、第２の負電圧生成部８０が第２の負電圧(ＶＮＮ２)を生成する場合、図２に示すＡのように、逆転現象(第２の負電圧(ＶＮＮ２)レベルが第１の負電圧(ＶＮＮ１)レベルより低くなる現象)が発生し得る。このような逆転現象により、トランジスタの破壊を誘発させるラッチアップ現象が発生し得る。トランジスタの破壊は、半導体メモリ装置の安全性及び動作信頼度の減少を誘発させる。
特開平１１−３１２３９２号公報
本発明は、前記問題点を解決するために案出されたもので、その目的は、トランジスタのバルクに印加される第１の負電圧がターゲットレベルに到達した後、トランジスタのソースに印加される第２の負電圧を生成する半導体メモリ装置の負電圧生成回路を提供することにある。
本発明による負電圧生成回路は、 第１の負電圧レベルを感知して、第１の感知信号を生成する第１の感知部；前記第１の感知信号に応じて、前記第１の負電圧を生成する第１の負電圧生成部；第２の負電圧レベルを感知して、第２の感知信号を生成する第２の感知部；パワーアップ信号がイネーブルされ、前記第１の感知信号がディセーブルされると、前記第２の感知信号をイネーブル信号として出力するタイミング制御部；及び、前記イネーブル信号に応じて、前記第２の負電圧を生成する第２の負電圧生成部を含む。
本発明による半導体メモリ装置は、第１の内部電圧レベルを感知して、第１の感知信号を生成する第１の感知部；前記第１の感知信号に応じて、前記第１の内部電圧を生成する第１の内部電圧生成部；第２の内部電圧レベルを感知して、第２の感知信号を生成する第２の感知部；及び、前記第１の感知信号がディセーブルされると、前記第２の感知信号に応じて前記第２の内部電圧を生成する第２の内部電圧生成部を含む。
本発明の半導体メモリ装置を構成するトランジスタは、ラッチアップ現象が発生されないため、トランジスタの破壊が発生しない。したがって、半導体メモリ装置は動作信頼度の向上を図ることができる。
従来技術による半導体メモリ装置の負電圧生成回路の構成図である。 従来技術による半導体メモリ装置の負電圧生成回路のタイミング図である。 本発明の実施例による半導体メモリ装置の負電圧生成回路の構成図である。 図３のタイミング制御部の構成図である。 図４の信号レベル反転部の実施例による詳細構成図である。 図４の信号レベル反転部の他の実施例による詳細構成図である。 図４の制御信号生成部の詳細構成図である。 図４のイネーブル信号生成部の詳細構成図である。 本発明の実施例による半導体メモリ装置の負電圧生成回路のタイミング図である。
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
本発明の実施例による半導体メモリ装置の負電圧生成回路は、図３に示すように、第１の感知部１００、第１の負電圧生成部２００、第２の感知部３００、タイミング制御部４００及び第２の負電圧生成部５００を含む。
第１の感知部１００は、第１の負電圧(ＶＮＮ１)レベルを感知して、第１の感知信号(ｄｅｔ１)を生成する。例えば、第１の感知部１００は、第１の負電圧(ＶＮＮ１)レベルが第１のターゲットレベルより高いと、第１の感知信号(ｄｅｔ１)をイネーブルさせる。ターゲットレベルとは、電圧生成回路の設計時に目標となる電圧レベルを意味する。
第１の負電圧生成部２００は、第１の感知信号(ｄｅｔ１)に応じて、第１の負電圧(ＶＮＮ１)を生成する。
第１の負電圧生成部２００は、第１のオシレーター２１０及び第１のチャージポンプ２２０を含む。第１のオシレーター２１０は、第１の感知信号(ｄｅｔ１)がイネーブルされると、第１のオシレーター信号(ｏｓｃ１)を生成する。第１のチャージポンプ２２０は、第１のオシレーター信号(ｏｓｃ１)に応じてポンプ動作を行い、これにより第１の負電圧(ＶＮＮ１)を生成する。
第２の感知部３００は、第２の負電圧(ＶＮＮ２)レベルを感知して、第２の感知信号(ｄｅｔ２)を生成する。例えば、第２の感知部３００は、第２の負電圧(ＶＮＮ２)レベルが第２のターゲットレベルより高いと、第２の感知信号(ｄｅｔ２)を生成する。
タイミング制御部４００は、パワーアップ信号(ｐｗｒｕｐ)がイネーブルされ、第１の感知信号(ｄｅｔ１)がディセーブルされると、第２の感知信号(ｄｅｔ２)をイネーブル信号(ｅｎ)として出力する。
第２の負電圧生成部５００は、イネーブル信号(ｅｎ)に応じて、第２の負電圧(ＶＮＮ２)を生成する。
第２の負電圧生成部５００は、第２のオシレーター５１０及び第２のチャージポンプ５２０を含む。第２のオシレーター５１０は、第２の感知信号(ｄｅｔ２)がイネーブルされると、第２のオシレーター信号(ｏｓｃ２)を生成する。第２のチャージポンプ５２０は、第２のオシレーター信号(ｏｓｃ２)に応じてポンプ動作を行い、これにより第２の負電圧(ＶＮＮ２)を生成する。このとき、第１の負電圧(ＶＮＮ１)の第１のターゲットレベルは、第２の負電圧(ＶＮＮ２)の第２のターゲットレベルより低い。
タイミング制御部４００は、図４に示すように、信号レベル反転部４１０、制御信号生成部４２０及びイネーブル信号生成部４３０を含む。
信号レベル反転部４１０は、パワーアップ信号(ｐｗｒｕｐ)を反転させて、反転信号(ｉｖ＿ｓ)を生成する。
制御信号生成部４２０は、反転信号(ｉｖ＿ｓ)がイネーブルされ、第１の感知信号(ｄｅｔ１)がディセーブルされると、制御信号(ｃｔｒｌ)をイネーブルさせる。また、制御信号生成部４２０は、制御信号(ｃｔｒｌ)が一度でもイネーブルされると、第１の感知信号(ｄｅｔ１)とは無関係に制御信号(ｃｔｒｌ)をイネーブル状態に維持させる。
イネーブル信号生成部４３０は、制御信号(ｃｔｒｌ)がイネーブルされると、第２の感知信号(ｄｅｔ２)をイネーブル信号(ｅｎ)として出力する。
信号レベル反転部４１０は、図５に示すように、一つのインバータ(ＩＶ１１）で具現され得る。
また、信号レベル反転部４１０は、図６に示すように、第１及び第２のインバータ(ＩＶ２１、ＩＶ２２)、第１〜第３のナンドゲート(ＮＤ２１、ＮＤ２２、ＮＤ２３)及び遅延器(ｄｅｌａｙ)を含む。第１のインバータ(ＩＶ２１)は、パワーアップ信号(ｐｗｒｕｐ)の入力を受ける。遅延器(ｄｅｌａｙ)は、第１のインバータ(ＩＶ２１)の出力信号の入力を受ける。第２のインバータ(ＩＶ２２)は、遅延器(ｄｅｌａｙ)の出力信号の入力を受ける。第１のナンドゲート(ＮＤ２１)は、第１のインバータ(ＩＶ２１)の出力信号及び第２のインバータ(ＩＶ２２)の出力信号の入力を受ける。第２のナンドゲート(ＮＤ２２)は、第１のナンドゲート(ＮＤ２１)の出力信号の入力を受ける。第３のナンドゲート(ＮＤ２３)は、第２のナンドゲート(ＮＤ２２)の出力信号及び第１のインバータ(ＩＶ２１)の出力信号の入力を受け、出力信号を第２のナンドゲート(ＮＤ２２)に出力する。このとき、第２のナンドゲート(ＮＤ２２)は反転信号(ｉｖ＿ｓ)を出力する。
図６に示す信号レベル反転部４１０の動作は、次の通りである。
第１のナンドゲート(ＮＤ２１)は、パワーアップ信号(ｐｗｒｕｐ)がローレベルにイネーブルされると、ローレベルで所定時間イネーブルされるパルスを出力する。このとき、第２のナンドゲート(ＮＤ２２)及び第３のゲート(ＮＤ２３)からなるフリッププロップは、パルスがローレベルに遷移する前にハイレベルにディセーブルされた時、反転信号(ｉｖ＿ｓ)をハイレベルに遷移させ、パワーアップ信号(ｐｗｒｕｐ)がローレベルにイネーブル状態を維持する間、反転信号(ｉｖ＿ｓ)をハイレベル状態に維持させる。すなわち、反転信号(ｉｖ＿ｓ)は、パワーアップ信号(ｐｗｒｕｐ)がハイレベルにディセーブルされた状態ではローレベルにディセーブルされ、パワーアップ信号(ｐｗｒｕｐ)がローレベルにイネーブルされると、ハイレベルにイネーブルされた状態を維持する。
制御信号生成部４２０は、図７に示すように、信号組合せ部４２１及びフリッププロップ４２２を含む。
信号組合せ部４２１は、反転信号(ｉｖ＿ｓ)がハイレベルにイネーブルされ、第１の感知信号(ｄｅｔ１)がローレベルにディセーブルされると、組合せ信号(ｃｏｍ)をハイレベルにイネーブルさせる。
信号組合せ部４２１は、第３のインバータ(ＩＶ３１)及び第４のナンドゲート(ＮＤ３１)を含む。第３のインバータ(ＩＶ３１)は、第１の感知信号(ｄｅｔ１）の入力を受ける。第４のナンドゲート(ＮＤ３１)は、第３のインバータ(ＩＶ３１)の出力信号及び第１の感知信号(ｄｅｔ１)の入力を受け、組合せ信号(ｃｏｍ)を出力する。
フリッププロップ４２２は、反転信号(ｉｖ＿ｓ)がローレベルにディセーブルされる間、組合せ信号(ｃｏｍ)のレベルを反転させて制御信号(ｃｔｒｌ)のレベルとして出力する。一方、フリッププロップ４２２は、反転信号(ｉｖ＿ｓ)がハイレベルにイネーブルされると、制御信号(ｃｔｒｌ)をハイレベルにイネーブルさせ、反転信号(ｉｖ＿ｓ)がハイレベルにイネーブルされると、ハイレベルにイネーブルされた制御信号(ｃｔｒｌ)を維持させる。すなわち、フリッププロップ４２２は、反転信号(ｉｖ＿ｓ)がハイレベルにイネーブルされた状態で、イネーブルされた制御信号(ｃｔｒｌ)のレベルを維持させる。
フリッププロップ４２２は、第５及び第６のナンドゲート(ＮＤ３２、ＮＤ３３)を含む。第５のナンドゲート(ＮＤ３２)は、組合せ信号(ｃｏｍ)及び第６のナンドゲート(ＮＤ３３)の出力信号の入力を受け、制御信号(ｃｔｒｌ)を出力する。第６のナンドゲート(ＮＤ３３)は、制御信号(ｃｔｒｌ)及び反転信号(ｉｖ＿ｓ)の入力を受け、出力信号を第５のナンドゲート(ＮＤ３２)に出力する。
イネーブル信号生成部４３０は、図８に示すように、第７のナンドゲート(ＮＤ４１)及び第４のインバータ(ＩＶ４１)を含む。第７のナンドゲート(ＮＤ４１)は、第２の感知信号(ｄｅｔ２)及び制御信号(ｃｔｒｌ)の入力を受ける。第４のインバータ(ＩＶ４１)は、第７のナンドゲート(ＮＤ４１)の出力信号の入力を受け、イネーブル信号(ｅｎ)を出力する。
このように構成された本発明の実施例による半導体メモリ装置の負電圧生成回路の動作を、図９を参照して説明する。
半導体メモリ装置に外部電圧が印加されると、パワーアップ信号(ｐｗｒｕｐ）の電圧レベルは上昇することになる。また、第１の感知信号(ｄｅｔ１)の電圧レベルも、パワーアップ信号(ｐｗｒｕｐ)の電圧レベルと同様に上昇することになる。
パワーアップ信号(ｐｗｒｕｐ)がローレベルにディセーブルされた後にも、第１の負電圧(ＶＮＮ１)は第１のターゲットレベルに到達できなかった。よって、第１の感知信号(ｄｅｔ１)は、ハイレベルにイネーブルされた状態を維持する。
第１の負電圧(ＶＮＮ１)が第１のターゲットレベルに到達すると、第１の感知信号(ｄｅｔ１)はローレベルにディセーブルされる。
第１の感知信号(ｄｅｔ１)がハイレベルにイネーブルされた状態では、第２の感知信号(ｄｅｔ２)のレベルとは無関係にイネーブル信号(ｅｎ）がローレベルにディセーブルされる。すなわち、第１の感知信号(ｄｅｔ１)がハイレベルにイネーブルされた状態では、第２の感知信号(ｄｅｔ２)がハイレベルにイネーブルされても、制御信号(ｃｔｒｌ)がローレベルにディセーブルされているため、イネーブル信号(ｅｎ)がローレベルにディセーブルされる。しかしながら、第１の感知信号(ｄｅｔ１)がローレベルにディセーブルされると、制御信号(ｃｔｒｌ)がハイレベルにイネーブルされるため、第２の感知信号(ｄｅｔ２)がイネーブル信号(ｅｎ)として出力される。
したがって、第１の感知信号(ｄｅｔ１)がハイレベルからローレベルに遷移されると、イネーブル信号(ｅｎ)はハイレベルにイネーブルされる。イネーブル信号(ｅｎ)がハイレベルにイネーブルされると、第２の負電圧(ＶＮＮ２)が生成される。
第２の負電圧(ＶＮＮ２)が第２のターゲットレベルに到達すると、第２の感知信号(ｄｅｔ２)はローレベルにディセーブルされる。よって、イネーブル信号(ｅｎ)も、第２の感知信号(ｅｎ)がローレベルにディセーブルされる時、ローレベルにディセーブルされる。
第１の負電圧(ＶＮＮ１)のレベルがターゲットレベルに到達した後、第２の負電圧(ＶＮＮ２)が生成されることで、第２の負電圧(ＶＮＮ２)レベルが第１の負電圧(ＶＮＮ１)レベルより低くなる逆転現象が発生しない。
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
１００…第１の感知部
２００…第１の負電圧生成部
３００…第２の感知部
４００…タイミング制御部
５００…第２の負電圧生成部

Claims (15)

  1. 第１の負電圧レベルを感知して、第１の感知信号を生成する第１の感知部；
    前記第１の感知信号に応じて、前記第１の負電圧を生成する第１の負電圧生成部；
    第２の負電圧レベルを感知して、第２の感知信号を生成する第２の感知部；
    パワーアップ信号がイネーブルされ、前記第１の感知信号がディセーブルされると、前記第２の感知信号をイネーブル信号として出力するタイミング制御部；及び、
    前記イネーブル信号に応じて、前記第２の負電圧を生成する第２の負電圧生成部を含むことを特徴とする半導体メモリ装置の負電圧生成回路。
  2. 前記第１の負電圧の第１のターゲットレベルは、前記第２の負電圧の第２のターゲットレベルより低いことを特徴とする請求項１に記載の半導体メモリ装置の負電圧生成回路。
  3. 前記第１の感知部は、前記第１の負電圧レベルが前記第１のターゲットレベルより高いと、前記第１の感知信号をイネーブルさせることを特徴とする請求項２に記載の半導体メモリ装置の負電圧生成回路。
  4. 前記第１の負電圧生成部は、
    前記第１の感知信号がイネーブルされると、オシレーター信号を生成するオシレーター；及び、
    前記オシレーター信号に応じてポンプ動作を行い、これにより前記第１の負電圧を生成するチャージポンプを含むことを特徴とする請求項２に記載の半導体メモリ装置の負電圧生成回路。
  5. 前記第２の感知部は、前記第２の負電圧レベルが前記第２のターゲットレベルより高いと、前記第２の感知信号をイネーブルさせることを特徴とする請求項３に記載の半導体メモリ装置の負電圧生成回路。
  6. 前記タイミング制御部は、
    前記パワーアップ信号がイネーブルされ、前記第１の感知信号がディセーブルされると、制御信号をイネーブルさせる制御信号生成部；及び、
    前記制御信号がイネーブルされると、前記第２の感知信号を前記イネーブル信号として出力するイネーブル信号生成部を含むことを特徴とする請求項５に記載の半導体メモリ装置の負電圧生成回路。
  7. 前記制御信号生成部は、前記制御信号がイネーブルされると、前記第１の感知信号とは無関係に前記制御信号をイネーブル状態に維持させることを特徴とする請求項６に記載の半導体メモリ装置の負電圧生成回路。
  8. 前記制御信号生成部は、
    前記パワーアップ信号がイネーブルされ、前記第１の感知信号がディセーブルされると、組合せ信号をイネーブルさせる信号組合せ部；及び、
    前記パワーアップ信号がイネーブルされ、前記組合せ信号がイネーブルされると、前記制御信号をイネーブルさせるフリッププロップを含むことを特徴とする請求項７に記載の半導体メモリ装置の負電圧生成回路。
  9. 前記信号組合せ部は、前記パワーアップ信号がディセーブルされると、前記組合せ信号をディセーブルさせることを特徴とする請求項８に記載の半導体メモリ装置の負電圧生成回路。
  10. 前記フリッププロップは、前記制御信号がイネーブルされると、前記パワーアップ信号がディセーブルされるまで前記制御信号のイネーブル状態を維持させることを特徴とする請求項８に記載の半導体メモリ装置の負電圧生成回路。
  11. 前記イネーブル信号生成部は、前記制御信号がディセーブルされると、前記イネーブル信号をディセーブルさせることを特徴とする請求項６に記載の半導体メモリ装置の負電圧生成回路。
  12. 第１の内部電圧レベルを感知して、第１の感知信号を生成する第１の感知部；
    前記第１の感知信号に応じて、前記第１の内部電圧を生成する第１の内部電圧生成部；
    第２の内部電圧レベルを感知して、第２の感知信号を生成する第２の感知部；及び、
    前記第１の感知信号がディセーブルされると、前記第２の感知信号に応じて前記第２の内部電圧を生成する第２の内部電圧生成部を含むことを特徴とする半導体メモリ装置。
  13. 前記第１の電圧生成部は、前記第１の感知信号がイネーブルされると、前記第１の内部電圧を生成することを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記第２の電圧生成部は、制御信号がイネーブルされると、前記第２の感知信号に応じて前記第２の電圧を生成し、前記第１の感知信号がディセーブルされると、前記制御信号をイネーブルさせる制御信号生成部をさらに含むことを特徴とする請求項１２に記載の半導体メモリ装置。
  15. 前記制御信号生成部は、パワーアップ信号がディセーブルされると、前記第１の感知信号に応じて前記制御信号を生成し、前記パワーアップ信号がイネーブルされ、前記第１の感知信号がディセーブルされると、前記制御信号をイネーブルさせてイネーブルされた前記制御信号を維持させることを特徴とする請求項１４に記載の半導体メモリ装置。
JP2009089445A 2008-07-28 2009-04-01 負電圧生成回路及びこれを用いた半導体メモリ装置 Pending JP2010033692A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080073610A KR100925392B1 (ko) 2008-07-28 2008-07-28 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
JP2010033692A true JP2010033692A (ja) 2010-02-12

Family

ID=41561293

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009089445A Pending JP2010033692A (ja) 2008-07-28 2009-04-01 負電圧生成回路及びこれを用いた半導体メモリ装置

Country Status (3)

Country Link
US (1) US7944278B2 (ja)
JP (1) JP2010033692A (ja)
KR (1) KR100925392B1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8248153B2 (en) * 2010-06-29 2012-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for full clock cycle charge pump operation
KR101950322B1 (ko) * 2012-12-11 2019-02-20 에스케이하이닉스 주식회사 전압 생성회로
KR20160057638A (ko) * 2014-11-14 2016-05-24 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 구동방법
KR20220151748A (ko) * 2021-05-07 2022-11-15 삼성전자주식회사 비휘발성 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778472A (ja) * 1993-09-10 1995-03-20 Toshiba Corp 半導体集積回路
JPH09312095A (ja) * 1996-05-23 1997-12-02 Toshiba Corp 半導体集積回路
JPH11339470A (ja) * 1998-05-25 1999-12-10 Hitachi Ltd ダイナミック型ｒａｍ
JP2001283593A (ja) * 2000-03-30 2001-10-12 Toshiba Microelectronics Corp 半導体記憶装置
JP2003077275A (ja) * 2001-08-24 2003-03-14 Hynix Semiconductor Inc パワーアップ信号発生回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079193A (ja) * 1996-07-11 1998-03-24 Toshiba Microelectron Corp 半導体装置
TW423162B (en) * 1997-02-27 2001-02-21 Toshiba Corp Power voltage supplying circuit and semiconductor memory including the same
JPH11312392A (ja) 1998-04-28 1999-11-09 Nec Corp レベル検出回路
KR100300056B1 (ko) * 1998-11-04 2001-09-07 김영환 백바이어스전압발생기
JP2003168293A (ja) * 2001-11-29 2003-06-13 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR100623616B1 (ko) * 2004-12-28 2006-09-14 주식회사 하이닉스반도체 반도체메모리소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778472A (ja) * 1993-09-10 1995-03-20 Toshiba Corp 半導体集積回路
JPH09312095A (ja) * 1996-05-23 1997-12-02 Toshiba Corp 半導体集積回路
JPH11339470A (ja) * 1998-05-25 1999-12-10 Hitachi Ltd ダイナミック型ｒａｍ
JP2001283593A (ja) * 2000-03-30 2001-10-12 Toshiba Microelectronics Corp 半導体記憶装置
JP2003077275A (ja) * 2001-08-24 2003-03-14 Hynix Semiconductor Inc パワーアップ信号発生回路

Also Published As

Publication number Publication date
KR100925392B1 (ko) 2009-11-09
US20100019810A1 (en) 2010-01-28
US7944278B2 (en) 2011-05-17

Similar Documents

Publication Publication Date Title
JP5804615B2 (ja) ダイナミック・メモリ用の拡張データ保持モード
JP2006148858A (ja) パワーオンリセット回路
JP2010033692A (ja) 負電圧生成回路及びこれを用いた半導体メモリ装置
US9430247B2 (en) Boot-up method of E-fuse, semiconductor device and semiconductor system including the same
US9557788B2 (en) Semiconductor memory device including array e-fuse
US10651732B2 (en) Charge pumps and methods of operating charge pumps
TWI542993B (zh) 啟動偵測系統
US20160098280A1 (en) Semiconductor device and semiconductor system including the same
KR20130050853A (ko) 초기화신호 생성회로를 포함하는 반도체 메모리 장치
KR101845461B1 (ko) 반도체 장치
US20130141144A1 (en) Power-up signal generation circuit
KR100915834B1 (ko) 반도체 메모리 장치의 펌핑 전압 생성 회로
TWI514415B (zh) 低功率保護電路
US8649237B2 (en) Power-up signal generation circuit
JP5514783B2 (ja) タイミング回路および出力タイミング信号を発生する方法
KR100897283B1 (ko) 반도체 메모리 장치
JP4964907B2 (ja) 記憶体制御器及び復号器
JP2006017683A (ja) 電圧検出器
KR101124339B1 (ko) 반도체 장치의 내부 보호 회로
JP6046197B2 (ja) 半導体装置
KR20130043476A (ko) 반도체 메모리 장치의 전압 생성 회로
JP5936577B2 (ja) レベルシフト回路
KR101003129B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로
KR100857440B1 (ko) 반도체 메모리 장치의 기준 전압 생성 회로
KR100857444B1 (ko) 반도체 메모리 장치의 셀프 리프레쉬 회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121101

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130425