KR101003129B1 - 반도체 메모리 장치의 내부 전압 생성 회로 - Google Patents

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Abstract

본 발명의 의한 반도체 메모리 장치의 내부 전압 생성 회로는 고전압 레벨을 검출하여 고전압 펌핑 인에이블 신호를 출력하는 고전압 검출부, 기판 바이어스 전압을 검출하여, 검출한 기판 바이어스 전압 및 고전압 펌핑 인에이블 신호에 응답하여 구동 제어 신호를 출력하는 구동 제어부, 구동 제어 신호에 응답하여 구동 여부가 결정되는 고전압 오실레이터 및 고전압 오실레이터의 펄스신호에 응답하여 고전압을 생성하는 고전압 펌프를 포함한다.
Figure R1020090017717
VPP, VBB

Description

반도체 메모리 장치의 내부 전압 생성 회로{Internal Voltage Generating Circuit for Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것이며, 보다 구체적으로는 반도체 메모리 장치의 내부 전압 생성 회로에 관한 것이다.
반도체 메모리 장치는 다양한 레벨의 전원을 사용하며, 전원은 크게 외부전원과 내부전원으로 나눌 수 있다.
즉, 외부전원은 반도체 메모리 장치가 장착되는 기기로부터 공급받는 전원이며, 내부전원은 상기 외부전원을 내부에서 변환하여 생성한 전원이다. 이때, 각 전원의 레벨을 살펴보면, 큰 순서로 고전압(이하,VPP), 외부 공급 전압(이하,VDD), 외부 접지 전압(이하,VSS), 기판 바이어스 전압(이하,VBB)이며, VBB는 역바이어스 전압으로서, 절대값은 VSS에 비해 크다.
상기 VPP는 메모리 셀의 데이터 손실을 방지하기 위한 목적으로, 워드 라인 드라이버 및 데이터 출력 드라이버 등에 필수적으로 사용되는 전원으로서, 상기 VDD를 승압하여 생성된다.
또한, VBB는 셀 트랜지스터에 대한 바디 이펙트(Body effect)에 의한 문턱전 압 변화를 최소화시키기 위해 사용된다.
앞에서 서술한 내부전원은 반도체 회로의 성능 판단기준에 포함되는 신뢰성과 소모전류에 매우 큰 영향을 끼친다.
따라서, 이러한 내부전원을 제어하여 정해진 범위를 벗어나지 않고 안정적으로 공급되도록 하는 것이 반도체 메모리 장치 설계의 중요한 요소 중의 하나이다.
도 1은 일반적인 반도체 메모리 장치의 내부 전압 생성 회로를 나타낸 블록도로서, VPP 생성 회로(A) 및 VBB 생성 회로(B)를 나타낸다.
먼저, VPP 생성회로(A)는 VPP 검출부(10), VPP 오실레이터(이하, VPP OSC)(11) 및 VPP 펌프(12)를 포함한다. 상기 VPP 검출부(10)는 VPP 레벨이 해당 설정값(VREF_VPP) 이하가 되는 것을 검출하여 VPP 펌프를 구동하기 위한 VPP 펌핑 인에이블 신호(VPP_EN)를 출력한다.
상기 VPP OSC(11)는 상기 VPP 펌핑 인에이블 신호(VPP_EN)가 인에이블될 때 펄스 신호(OSC_VPP)를 발생시킨다. 상기 VPP 펌프(12)는 상기 VPP OSC(11)에서 출력된 펄스(OSC_VPP)를 이용하여 VDD를 승압하는 펌핑 동작을 수행한다.
한편, VBB 생성회로(B)는 VBB 검출부(13), VBB 오실레이터(이하, VBB OSC)(14) 및 VBB 펌프(15)를 포함한다.
상기 VBB 검출부(13)는 VBB 레벨이 해당 설정값(VREF_VBB) 이상이 되는 것을 검출하여 VBB 펌프(15)를 구동하기 위한 VBB 펌핑 인에이블 신호(VBB_EN)를 출력한다.
상기 VBB OSC(14)는 상기 VBB 검출부(13)에서 출력된 VBB 펌핑 인에이블 신 호(VBB_EN)가 인에이블될 때 펄스(OSC_VBB)를 발생시킨다.
상기 VBB 펌프(15)는 상기 VBB OSC(14)에서 출력된 펄스 신호(OSC_VBB)를 이용하여 VDD를 강하시키는 펌핑 동작을 수행한다. 즉, VBB는 역 바이어스이므로 음(-)의 방향으로 증가되도록 펌핑 동작을 수행한다.
그런데 종래의 기술에 따른 반도체 회로는 VPP와 VBB 간의 기생 캐패시터로 의해 커플링 노이즈가 존재한다.
그 결과, 상대적으로 낮은 레벨의 VBB가 높은 레벨의 전원(VPP) 상승시 동반 상승하고 목표값을 크게 벗어나게 되어 내부 전압이 불안정해진다.
아울러, VBB가 순간적으로 외부 접지 전원(VSS) 레벨 이상으로 높아지면 래치업 불량을 유발할 수 있다.
특히, 파워업 초기에 VPP는 급격히 상승하게 되고, 이에 따라 VBB가 VSS 레벨 이상으로 상승할 수 있다. 이 경우 반도체 메모리 장치가 오동작하는 등의 문제는 더욱 심화된다.
따라서, 본 발명의 목적은 파워 업 시, 기판 바이어스 전압 레벨에 따라 고전위 전압 펌핑의 동작을 제어할 수 있는 반도체 메모리 장치의 내부 전압 생성 회로를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 생성 회로는 고전압 레벨을 검출하여 고전압 펌핑 인에이블 신호를 출력하는 고전압 검출부; 기판 바이어스 전압을 검출하여, 상기 검출한 기판 바이어스 전압 및 상기 고전압 펌핑 인에이블 신호에 응답하여 구동 제어 신호를 출력하는 구동 제어부; 상기 구동 제어 신호에 응답하여 구동 여부가 결정되는 고전압 오실레이터; 및 고전압 오실레이터의 펄스신호에 응답하여 고전압을 생성하는 고전압 펌프를 포함한다.
본 발명에 의하면, 파워 업 시에 고전압 레벨 상승 속도를 제어하여, 기판 바이어스 전압이 비정상적으로 상승하는 것을 억제할 수 있다. 이에 따라, 기판 바이어스 전압의 안전성을 확보할 수 있고 래치업 현상 등을 방지할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 일 실시예를 설명하도록 한다.
이하에서는 내부 전압 중, 특히 고전압(VPP)을 생성하기 위한 내부 전압 생 성 회로에 대해 설명한다.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 내부 전압 생성 회로를 나타낸 블록도이다.
내부전압 생성 회로(250)는 VPP 레벨이 기 설정값(VREF_VPP) 이하로 강하하는 경우 VPP 레벨을 상승시키며, 상승된 VPP 레벨이 기 설정값(VREF_VPP) 도달시 VPP 레벨을 하강시키는 VPP 생성부(100) 및 VBB 레벨에 따라 VPP 생성부(100)의 구동 여부를 결정하는 구동 제어부(200)를 포함한다.
즉, 본 발명은 파워 업 시, VPP가 상승할 때 기생 캐패시터의 영향으로 인해 VBB가 비정상적으로 상승하는 것을 방지하기 위해, VBB의 레벨에 따라 VPP 펌핑 속도를 늦추어, VBB의 레벨을 안정화 시킨다.
보다 구체적으로, VPP 생성부(100)는 VPP 레벨이 해당 설정값(VREF_VPP) 이하가 되는 것을 검출하여 VPP 펌핑 인에이블 신호(VPP_EN)를 출력하는 VPP 검출부(110), 구동 제어부(200)에서 출력되는 구동 제어 신호(DRV)가 인에이블 됨에따라 펄스 신호(OSC_VPP)를 출력하는 VPP 오실레이터(VPP OSC)(120) 및 상기 VPP 오실레이터(VPP OSC)(120)에서 출력된 펄스 신호(OSC_VPP)를 이용하여 VDD 레벨을 승압하여 출력하는 VPP 펌프(130)로 구성된다.
다음, 구동 제어부(200)는 기 설정된 기준전압(VREF_VBB)과 VBB의 레벨을 비교하여 비교신호(VBB_DET)를 출력하는 레벨 감지부(210) 및 VPP 검출부(110)에서 출력되는 VPP 펌핑 인에이블 신호(VPP_EN)와 레벨 감지부(210)에서 출력되는 비교신호(VBB_DET)에 응답하여 VPP 오실레이터(VPP OSC)(120)의 구동 여부를 결정하는 구동 제어 신호(DRV)를 출력하는 판단부(220)를 포함한다. 본 발명의 바람직한 실시예에서 상기 기준전압(VREF_VBB)의 레벨은 외부 접지 전압(VSS) 레벨로 설정할 수 있다.
도 3은 본 발명의 일 실시예에 따른 레벨 감지부의 회로 구성도이다.
도 3에 도시된 바와 같이, 레벨 감지부(210)는 비교부(210a)와 드라이버부(210b)로 구성된다.
비교부(210a)는 소스단에 외부 공급 전원(VDD)을 인가 받으며, 게이트단과 드레인단이 공통 접속되는 제 1 트랜지스터(P1), 소스단에 외부 공급 전원(VDD)을 인가 받으며 게이트단이 제 1 트랜지스터(P1)의 게이트단에 공통 접속되고 드레인단이 노드 a에 접속되는 제 2 트랜지스터(P2), 게이트단에 기판 바이어스 전압(VBB)이 인가되고 드레인단이 제 1 트랜지스터(P1)의 드레인단에 접속되는 제 3 트랜지스터(N1), 게이트단에 기준전압(VREF_VBB)이 인가되고 드레인단이 제 2 트랜지스터(P2)의 드레인단에 접속되는 제 4 트랜지스터(N2) 및 제 3 트랜지스터(N1)와 제 4 트랜지스터(N2)의 소스단에 드레인단이 공통 접속되고 게이트단에 바이어스 전압(Vbias)이 인가되며 소스단이 접지단자(VSS)에 접속되는 제 5 트랜지스터(N3)를 포함한다.
드라이버부(210b)는 외부 공급 전원 단자(VDD)와 노드 c간에 직렬 접속되는 제 6 트랜지스터(P3) 및 제 7 트랜지스터(P4), 노드 c와 접지단자(VSS) 간에 직렬 접속되는 제 8 트랜지스터(N4) 및 제 9 트랜지스터(N5)를 포함한다.
제 6 트랜지스터(P3)의 게이트단에는 접지 전원(VSS)이 인가되고, 상기 제 9 트랜지스터(N5)의 게이트단에는 외부 공급 전원(VDD)이 인가된다.
또한, 제 7 및 제 8 트랜지스터(P4,N4)의 게이트단은 비교부(210a)의 노드 a에 공통 접속된다.
아울러, 드라이버부(210b)는 노드 c의 전위를 반전시켜 비교신호(VBB_DET)를 출력하는 인버터(INV1)를 더 포함할 수 있다.
이와 같이 구성된 본 발명의 레벨 감지부의 동작을 상세히 설명하면 다음과 같다.
비교부(210a)의 제 3 트랜지스터(N1)의 게이트에 인가된 기판 바이어스 전압(VBB)이 제 4 트랜지스터(N2)의 게이트에 인가된 기준전압(VREF_VBB) 이상인 경우, 제 2 트랜지스터(P2)가 턴온되어 노드 a에는 하이 레벨 전위가 인가되며, 상기 노드 a에 인가된 전위는 드라이버부(210b)의 노드 b로 인가된다.
이에 따라, 제 7 트랜지스터(P4)가 턴오프되어 노드 c에 인가된 로우 레벨 전위는 인버터(INV1)에서 반전되어 하이 레벨 신호로 출력된다.
만약, 비교부(210b)의 제 3 트랜지스(N1)의 게이트에 인가 되는 기판 바이어스 전압(VBB)이 제 4 트랜지스터(N2)의 게이트에 인가되는 기준전압(VREF_VBB) 보다 낮을 경우 제 4 트랜지스터(N2)가 턴온되어 노드 b에는 로우 레벨 전위가 인가된다. 따라서, 제 7 트랜지스터(P4)가 턴온되어 노드 c에 인가된 하이 레벨 전위가 인버터(INV1)에서 반전되어 로우 레벨 신호로 출력된다.
도 4는 도 2에 도시된 판단부의 상세 회로도이다.
도 4에 도시된 바와같이, 판단부(220)는 VPP 펌핑 인에이블 신호(VPP_EN)가 인에이블될 때, 비교신호(VBB_DET)에 따라 인에이블 여부가 결정되는 구동 제어신호(DRV)를 생성한다. 이를 위해, 판단부(220)는 상기 VPP 검출부(110)의 출력신호인 VPP 펌핑 인에이블 신호(VPP_EN)와, 인버터 (INV2)를 거쳐 반전 지연된 비교신호(VBB_DET)를 입력받아 구동 제어신호(DRV)를 출력하는 논리 게이트(AND)를 포함한다.
상기 논리 게이트(AND)에서 출력된 구동 제어 신호(DRV)의 인에이블 여부에 따라 VPP 오실레이터(VPP OSC)(120)의 구동 여부가 결정된다.
기판 바이어스 전압(VBB)이 기준 전압(VREF_VBB), 예를 들어 VSS 이상인 경우, 비교신호(VBB_DET)는 하이가 되며, 이에 따라 구동 제어신호(DRV)가 디스에이블되어 VPP 오실레이터(VPP OSC)(120)를 차단시킨다. 또한, 기판 바이어스 전압(VBB)이 기준 전압(VREF_VBB) 보다 낮은 경우에는 비교신호(VBB_DET)가 로우 레벨이 되고, 이에 따라 구동 제어신호(DRV)가 인에이블되어 VPP 오실레이터(VPP OSC)(120)가 펄스 신호(OSC_VPP)를 출력한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 내부 전압 생성 회로를 나타낸 블록도,
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 내부 전압 생성 회로를 나타낸 블록도,
도 3은 본 발명의 일 실시예에 따른 레벨 감지부의 회로 구성도, 및
도 4는 도 2에 도시된 판단부의 상세 회로도이다.
〈도면의 주요부호 상세설명〉
110 : VPP 검출부 120 : VPP OSC
130 : VPP 펌프 210 : 레벨 감지부
220 : 판단부

Claims (6)

  1. 고전압 레벨을 검출하여 고전압 펌핑 인에이블 신호를 출력하는 고전압 검출부;
    기판 바이어스 전압을 검출하여, 상기 검출한 기판 바이어스 전압 및 상기 고전압 펌핑 인에이블 신호에 응답하여 구동 제어 신호를 출력하는 구동 제어부;
    상기 구동 제어 신호에 응답하여 구동 여부가 결정되는 고전압 오실레이터; 및
    고전압 오실레이터의 펄스신호에 응답하여 고전압을 생성하는 고전압 펌프를 포함하는 반도체 메모리 장치의 내부 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 구동 제어부는 기판 바이어스 전압 레벨을 감지하여 비교신호를 출력하는 레벨 감지부; 및
    상기 비교신호와 상기 고전압 펌핑 인에이블 신호에 응답하여 상기 구동 제어 신호를 인에이블시키는 판단부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 레벨 감지부는, 상기 기판 바이어스 전압과 기준전압 레벨을 비교하여 비교신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  4. 제 2 항에 있어서,
    상기 판단부는,
    상기 비교신호를 위상 반전 지연시키는 인버터 유닛; 및
    상기 인버터 유닛의 출력신호와 상기 고전압 펌핑 인에이블 신호를 앤드 연산하는 앤드 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  5. 제 3 항에 있어서,
    상기 기준전압은 상기 기판 바이어스 전압의 기준 레벨 초과 여부를 측정하기 위한 전압인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  6. 제 3 항에 있어서,
    상기 기준전압은 접지 전압인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
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