KR20160057638A - 반도체 집적회로 및 그의 구동방법 - Google Patents

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Abstract

적층된 다수의 메모리 칩을 구비하며, 상기 다수의 메모리 칩 각각은, 파워업 신호 또는 제1인접 메모리 칩으로부터 수신받은 트리거 신호를 펌핑 활성화신호로서 생성하고, 상기 펌핑 활성화신호를 소정시간 지연시켜 제2인접 메모리 칩으로 전달하기 위한 펌핑 활성화신호 제어부;및 상기 펌핑 활성화신호에 응답하여 펌핑 동작을 수행하여 펌핑 전압을 생성하기 위한 펌핑부를 포함하는 반도체 집적회로가 제공되며, 다수의 메모리 칩 별로 펌핑(pumping) 동작 시점을 각각 분산시킴으로써 펌핑 동작을 수행하기 때문에 동시에 소모되는 전류량을 줄일 수 있다.

Description

반도체 집적회로 및 그의 구동방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF DRIVING THE SAME}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 관통 비아(Through Silicon Via)를 포함하는 반도체 집적회로에 관한 것이다.
반도체 집적회로는 집적화를 위해 다양한 형태의 패키지(package)기술이 제안되고 있다. 특히, 다수의 메모리 칩을 적층시켜서 하나의 반도체 집적회로를 구성하는 칩 스택(chip stack)은 다수의 메모리 칩에 공통적으로 신호를 전달하기 위해 관통전극을 사용하고 있다. 일반적으로 메모리 칩은 실리콘 웨이퍼(silicon wafer)를 이용하여 제조되고 있으므로, 관통 전극은 실리콘 관통전극(Through Silicon Via,TSV)이라고 지칭하기도 한다.
메모리 칩은 외부로부터 수신받은 외부전원이 기 설정된 목표 레벨까지 상승했는지 여부를 감지하기 위한 파워업 신호 생성회로를 구비한다. 파워업 신호 생성회로는 외부전원의 레벨을 감지하여, 목표 레벨까지 상승하는 경우 파워업 신호를 생성한다. 이와 같은 파워업 신호는 외부전원이 목표 레벨까지 상승하여 안정화되었는지의 여부에 관한 정보를 포함하기 때문에 메모리 칩의 내부 회로는 파워업 신호를 인가받아 동작구간을 결정하게 된다. 이러한 파워업 동작시, 내부회로가 동작하기 위해서는 외부전원의 레벨을 높이는 펌핑(pumping) 동작을 수행해야 한다.
다수의 메모리 칩의 경우에 메모리 칩 별로 외부전원의 레벨을 감지하여 파워업 신호를 생성하기 때문에, 메모리 칩 별로 파워업 신호의 생성 시점이 동일하거나 상이할 수 있다. 따라서, 다수의 메모리 칩의 공정 변동(variation)으로 인해 파워업 신호의 생성 시점이 예측하기 어려운 문제점이 발생한다. 또한, 다수의 메모리 칩의 파워업 신호가 동일한 경우에 펌핑 동작이 동시에 수행되어 전력 소모가 증가하게 된다. 메모리 칩에서 전력 소모가 증가함에 따라 파워(power)의 불안정으로 인해 메모리 칩의 동작에 불량(fail)이 발생하게 된다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 다수의 메모리 칩 별로 펌핑(pumping) 동작을 수행하는 시점을 분산함으로써, 전력 소모를 줄일 수 있는 반도체 집적회로를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 집적회로는, 적층된 다수의 메모리 칩을 구비하며, 상기 다수의 메모리 칩 각각은, 파워업 신호 또는 제1인접 메모리 칩으로부터 수신받은 트리거 신호를 펌핑 활성화신호로서 생성하고, 상기 펌핑 활성화신호를 소정시간 지연시켜 제2인접 메모리 칩으로 전달하기 위한 펌핑 활성화신호 제어부;및 상기 펌핑 활성화신호에 응답하여 펌핑 동작을 수행하여 펌핑 전압을 생성하기 위한 펌핑부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 집적회로는, 적층된 다수의 메모리 칩을 포함하며, 상기 다수의 메모리 칩 각각은, 상기 다수의 메모리 칩 중 어느 하나의 메모리 칩의 경우 파워업 신호에 응답하여 펌핑 활성화신호를 생성하되, 나머지 메모리 칩은 제1인접 메모리 칩으로부터 전달된 트리거 신호에 응답하여 상기 펌핑 활성화신호를 생성하는 펌핑 활성화신호 생성부; 상기 펌핑 활성화신호를 소정시간 지연시켜 제2메모리 칩으로 전달하는 지연부;및 상기 펌핑 활성화신호에 응답하여 펌핑 동작을 수행하여 펌핑 전압을 생성하기 위한 펌핑부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 집적회로의 구동방법은, 적층된 다수의 메모리 칩들을 구비한 반도체 집적회로에서, 상기 다수의 메모리 칩 중 최하위 메모리 칩의 파워업 신호에 응답하여 펌핑 활성화신호를 생성하는 단계; 상기 펌핑 활성화신호에 응답하여 펌핑 동작을 수행하며, 상기 펌핑 활성화신호를 상기 펌핑 동작이 완료되는 시점까지 지연시키는 단계;및 상기 지연된 펌핑 활성화신호에 응답하여 다음 메모리 칩의 펌핑 동작을 수행하며, 상기 지연된 펌핑 활성화신호를 상기 펌핑 동작이 완료되는 시점까지 지연시키는 단계를 포함하며, 최상위 메모리 칩까지 하위 메모리 칩으로부터 지연된 펌핑 활성화신호에 응답하여 상기 펌핑 동작을 순차적으로 수행할 수 있다.
제안된 실시예에 따른 반도체 집적회로는, 다수의 메모리 칩 별로 펌핑(pumping) 동작 시점을 각각 분산시킴으로써 펌핑 동작을 수행하기 때문에 동시에 소모되는 전류량을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 집적회로의 블록 구성도.
도 2는 도 1의 제1메모리 칩에 도시된 펌핑 활성화신호 생성부의 회로도.
도 3은 도 1의 제1메모리 칩에 도시된 지연부의 회로도.
도 4는 도 1의 반도체 집적회로의 동작을 나타내는 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 집적회로의 블록 구성도이다.
도 1을 참조하면, 반도체 집적회로는 제1 내지 제4 메모리 칩(SLICE1, SLICE2,SLICE3,SLICE4)을 포함할 수 있다. 상기 제1 내지 제4메모리 칩(SLICE1, SLICE2,SLICE3,SLICE4)은 수직 적층되어 있으며, 각 메모리 칩 사이에는 제1내지 제3관통 비아(TSV1,TSV2,TSV3)를 각각 구비하여 신호를 전달할 수 있다.
상기 제1메모리 칩(SLICE1)은 파워업 신호 생성부(110A)와, 초기레벨 설정부(115A)와, 수신부(120A)와, 펌핑 활성화신호 제어부(130A)와, 펌핑부(140A) 및 송신부(150A)를 포함할 수 있다.
상기 파워업 신호 생성부(110A)는 외부로부터 수신받은 외부전원의 레벨을 감지하여 기 설정된 목표 레벨 이상이 되는 경우 파워업 신호(PWRUP)를 생성할 수 있다. 상기 파워업 신호 생성부(110A)는 상기 파워업 신호(PWRUP)를 상기 초기레벨 설정부(115A) 및 상기 펌핑 활성화신호 제어부(130A)로 출력할 수 있다.
상기 초기레벨 설정부(115A)는 상기 파워업 신호(PWRUP)를 수신받아 래치할 수 있다. 상기 초기레벨 설정부(115A)는 래치신호(LT_SIG)를 상기 수신부(120A)로 전달할 수 있다. 상기 초기레벨 설정부(115A)는 상기 제1메모리 칩(SLICE1) 내에만 구비되는 것으로 도시되어 있으나, 공정 비용의 단축을 위해 상기 제2내지 제4메모리 칩(SLICE2,SLICE3,SLICE4)에 각각 구비될 수도 있다.
상기 수신부(120A)는 상기 초기레벨 설정부(115A)로부터 수신받은 상기 래치 신호(LT_SIG)를 트리거 신호(TRG1)로서 상기 펌핑 활성화신호 제어부(130A)로 전달할 수 있다.
상기 펌핑 활성화신호 제어부(130A)는 펌핑 활성화신호 생성부(131A) 및 지연부(133A)를 포함할 수 있다.
상기 펌핑 활성화신호 생성부(131A)는 메모리 칩 정보(SID_1)와, 상기 파워업 신호 생성부(110A)로부터 상기 파워업 신호(PWRUP) 및 상기 수신부(120A)로부터 상기 래치신호(LT_SIG)를 수신받을 수 있다. 상기 메모리 칩 정보(SID_1)는 상기 제1메모리 칩(SLICE1)에서 활성화되는 신호이며, 상기 제1메모리 칩(SLICE1)을 제외한 상기 제2내지 제4메모리 칩(SLICE2,SLICE3,SLICE4)에서 비활성화되는 신호일 수 있다. 상기 펌핑 활성화신호 생성부(131A)는 상기 메모리 칩 정보(SID_1)에 응답하여 상기 파워업 신호(PWRUP) 및 상기 제1트리거 신호(TRG1)를 제어함으로써 제1펌핑 활성화신호(VPP_EN1)를 생성할 수 있다. 구체적으로, 상기 펌핑 활성화신호 생성부(131A)는 상기 메모리 칩 정보(SID_1)가 활성화됨에 따라 상기 파워-업 신호(PWRUP)에 응답하여 상기 제1펌핑 활성화신호(VPP_EN1)를 생성할 수 있다. 또는, 상기 펌핑 활성화신호 생성부(131A)는 상기 메모리 칩 정보(SID_1)가 비활성화됨에 따라 상기 제1트리거 신호(TRG1)에 응답하여 상기 제1펌핑 활성화신호(VPP_EN1)를 생성할 수 있다. 상기 펌핑 활성화신호 생성부(131A)는 상기 제1펌핑 활성화신호(VPP_EN1)를 상기 지연부(133A) 및 상기 펌핑부(140A)로 출력할 수 있다.
상기 지연부(133A)는 상기 제1펌핑 활성화신호(VPP_EN1)를 소정 시간 지연시켜 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 생성할 수 있다. 상기 지연부(133A)에 대한 설명은 상기 도3을 통해 설명하기로 한다.
상기 펌핑부(140A)는 상기 제1펌핑 활성화신호(VPP_EN1)에 응답하여 펌핑(pumping) 동작을 수행할 수 있다. 즉, 상기 펌핑부(140A)는 상기 펌핑 동작을 통해 외부로부터 수신받은 외부전원보다 높은 고전압을 생성할 수 있다.
따라서, 상기 지연부(133A)에서 상기 소정 시간은 상기 펌핑 동작이 완료될 수 있는 충분한 시간을 의미할 수 있다.
상기 송신부(140A)는 상기 지연부(144A)로부터 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 수신받아, 이를 상기 제1관통 비아(TSV1)로 전달할 수 있다.
상기 제2메모리 칩(SLICE2)은 상기 제1메모리 칩(SLICE1)의 구성과 동일하게 파워업 신호 생성부(110B)와, 수신부(120B)와, 펌핑 활성화신호 제어부(130B)와, 펌핑부(140B) 및 송신부(150B)를 포함할 수 있다. 상기 펌핑 활성화신호 제어부(130B)는 펌핑 활성화신호 생성부(131B) 및 지연부(133B)를 포함할 수 있다. 다만, 상기 초기 레벨 설정부(115A)는 상기 제1메모리 칩(SLICE1)의 상기 수신부(120A)의 초기 레벨을 설정해주기 위한 것으로서 상기 제2메모리 칩(SLICE2)의 구성에서 생략할 수 있다.
상기 파워업 신호 생성부(110B)는 상기 외부전원의 레벨을 감지하여 기 설정된 목표 레벨 이상이 되는 경우 파워업 신호(PWRUP)를 생성할 수 있다. 상기 파워업 신호 생성부(110B)는 상기 파워업 신호(PWRUP)를 기 펌핑 활성화신호 제어부(130B)로 출력할 수 있다.
상기 수신부(120B)는 상기 제1메모리 칩(SLICE1)의 송신부(150A)로부터 출력되어 상기 제1관통 비아(TSV1)를 통해 전달된 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 수신받을 수 있다. 상기 제2메모리 칩(SLICE2)의 수신부(120B)는 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 제2트리거 신호(TRG2)로서 상기 펌핑 활성화신호 생성부(131B)로 출력할 수 있다.
상기 펌핑 활성화신호 생성부(131B)는 상기 메모리 칩 정보(SID_1)와 상기 파워업 신호(PWRUP) 및 상기 제2트리거 신호(TRG2)를 수신받을 수 있다. 전술하였듯이, 상기 메모리 칩 정보(SID_1)는 상기 제1메모리 칩(SLICE1)을 제외한 상기 제2 내지 제4메모리 칩(SLICE2,SLICE3,SLICE4)에서는 비활성화되는 신호일 수 있다. 상기 펌핑 활성화신호 생성부(131B)는 비활성화된 상기 메모리 칩 정보(SID_1)에 응답하여 상기 파워업 신호(PWRUP)를 차단하고, 상기 제2트리거 신호(TRG2)를 상기 제2펌핑 활성화신호(VPP_EN2)로서 출력할 수 있다.
상기 지연부(133B)는 상기 제2펌핑 활성화신호(VPP_EN2)를 소정 시간 지연시켜 상기 제2펌핑 활성화 지연신호(DLY_VPP_EN2)를 생성할 수 있다.
상기 펌핑부(140B)는 상기 제2펌핑 활성화 신호(VPP_EN2)에 응답하여 펌핑 동작을 수행할 수 있다.
상기 송신부(150B)는 상기 지연부(133B)로부터 상기 제2펌핑 활성화 지연신호(DLY_VPP_EN2)를 수신받아, 이를 상기 제2관통 비아(TSV2)로 전달할 수 있다.
상기 제3 메모리 칩(SLICE3)의 구성은 상기 제2메모리 칩(SLICE2)의 구성과 동일하게, 파워업 신호 생성부(110C)와, 수신부(120C)와, 펌핑 활성화신호 제어부(130C)와, 펌핑부(140C) 및 송신부(150C)를 포함할 수 있다.
상기 제4 메모리 칩(SLICE4)의 구성은 상기 제2메모리 칩(SLICE2)의 구성과 동일하게, 파워업 신호 생성부(110D)와, 수신부(120D)와, 펌핑 활성화신호 제어부(130D)와, 펌핑부(140D) 및 송신부(150D)를 포함할 수 있다.
다음으로는 상기 반도체 집적회로의 동작에 대해 설명하고자 한다.
상기 제1내지 제4메모리 칩(SLICE1,SLICE2,SLICE3,SLICE4) 각각의 파워업 신호 생성부(110A,110B,110C,110D) 내부의 외부전원 레벨이 일정수준 이상이 되면 각각 파워업 신호(PWRUP)를 생성할 수 있다. 상기 메모리 칩 정보(SID_1)는 상기 제1메모리 칩(SLICE1)에서만 활성화되며 상기 제1메모리 칩(SLICE1) 이외의 상기 제2내지 제4메모리 칩(SLICE2,SLICE3,SLICE4)에서는 비활성화될 수 있다. 상기 제1메모리 칩(SLICE1)의 상기 초기레벨 설정부(115A)는 상기 제1메모리 칩(SLICE1) 내부에서 생성된 상기 파워업 신호(PWRUP)를 수신받아 이를 래치하여 상기 수신부(120A)로 전달할 수 있다. 상기 수신부(120A)는 상기 래치신호(LT_SIG)를 상기 제1트리거 신호(TRG1)로서 상기 펌핑 활성화신호 생성부(131A)로 전달할 수 있다. 상기 펌핑 활성화신호 생성부(131A)는 활성화된 상기 메모리 칩 정보(SID_1)에 응답하여 상기 파워업 신호(PWRUP)를 상기 제1펌핑 활성화신호(VPP_EN1)로서 출력할 수 있다. 상기 펌핑부(140A)는 상기 제1펌핑 활성화신호(VPP_EN1)에 응답하여 펌핑 동작을 수행할 수 있다. 상기 지연부(133A)는 상기 제1펌핑 활성화신호(VPP_EN1)를 수신받아 이를 소정시간 지연시킨 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 출력할 수 있다. 상기 송신부(150A)는 상기 지연부(133A)로부터 출력된 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 상기 제1관통 비아(TSV1)로 전달할 수 있다.
상기 제2메모리 칩(SLICE2)의 수신부(120B)는 상기 제1관통 비아(TSV1)로부터 전달된 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 수신받아 상기 제2트리거 신호(TRG2)로서 상기 펌핑 활성화신호 생성부(131B)로 전달할 수 있다. 상기 펌핑 활성화신호 생성부(131B)는 비활성화된 상기 메모리 칩 정보(SID_1)에 응답하여 내부에서 생성된 상기 파워업 신호(PWRUP)의 출력이 차단되고, 상기 제2트리거 신호(TRG2)를 상기 제2펌핑 활성화신호(VPP_EN)로서 출력할 수 있다. 상기 펌핑부(140B)는 상기 제2펌핑 활성화신호(VPP_EN)에 응답하여 펌핑 동작을 수행할 수 있다. 상기 지연부(133B)는 상기 제2펌핑 활성화신호(VPP_EN2)를 수신받아 이를 소정시간 지연시켜 상기 제2펌핑 활성화 지연신호(DLY_VPP_EN2)로서 출력할 수 있다. 상기 송신부(150B)는 상기 지연부(133B)로부터 출력된 상기 제2펌핑 활성화 지연신호(DLY_VPP_EN2)를 상기 제2관통 비아(TSV2)로 전달할 수 있다.
상기 제3메모리 칩(SLICE3)의 수신부(120C)는 상기 제2관통 비아(TSV2)로부터 전달된 상기 제2펌핑 활성화 지연신호(DLY_VPP_EN2)를 수신받아 상기 제3트리거 신호(TRG3)로서 상기 펌핑 활성화신호 생성부(131C)로 전달할 수 있다. 상기 펌핑 활성화신호 생성부(131C)는 비활성화된 상기 메모리 칩 정보(SID_1)에 응답하여 내부에서 생성된 상기 파워업 신호(PWRUP)의 출력이 차단되고, 상기 제3트리거 신호(TRG3)를 상기 제3펌핑 활성화신호(VPP_EN3)로서 출력할 수 있다. 상기 펌핑부(140C)는 상기 제3펌핑 활성화신호(VPP_EN3)에 응답하여 펌핑 동작을 수행할 수 있다. 상기 지연부(133C)는 상기 제3펌핑 활성화신호(VPP_EN3)를 수신받아 이를 소정시간 지연시킨 상기 제3펌핑 활성화 지연신호(DLY_VPP_EN3)를 출력할 수 있다. 상기 송신부(150C)는 상기 지연부(133C)로부터 출력된 상기 제3펌핑 활성화 지연신호(DLY_VPP_EN3)를 상기 제3관통 비아(TSV3)로 전달할 수 있다.
상기 제4메모리 칩(SLICE4)의 수신부(120D)는 상기 제3관통 비아(TSV3)로부터 전달된 상기 제3펌핑 활성화 지연신호(DLY_VPP_EN3)를 수신받아 상기 제4트리거 신호(TRG4)로서 상기 펌핑 활성화신호 생성부(131D)로 전달할 수 있다. 상기 펌핑 활성화신호 생성부(131D)는 비활성화된 상기 메모리 칩 정보(SID_1)에 응답하여 내부에서 생성된 상기 파워업 신호(PWRUP)의 출력이 차단되고, 상기 제4트리거 신호(TRG4)를 상기 제4펌핑 활성화신호(VPP_EN4)로서 출력할 수 있다. 상기 펌핑부(140D)는 상기 제4펌핑 활성화신호(VPP_EN4)에 응답하여 펌핑 동작을 수행할 수 있다. 상기 지연부(133D)는 상기 제4펌핑 활성화신호(VPP_EN4)를 수신받아 이를 소정시간 지연시킨 상기 제4펌핑 활성화 지연신호(DLY_VPP_EN4)를 출력할 수 있다. 상기 송신부(150D)는 상기 제4펌핑 활성화 지연신호(DLY_VPP_EN4)를 상위 메모리 칩(미도시)으로 전달하기 위해 제4관통 비아(TSV4)로 출력할 수 있다.
본 발명의 실시예에 따른 반도체 집적회로는 상기 제1메모리 칩(SLICE1)의 내부에서 생성된 파워업 신호(PWRUP)에 응답하여 상기 제1펌핑 활성화신호(VPP_EN1)를 생성하고, 생성된 제1펌핑 활성화신호(VPP_EN1)를 통해 펌핑 동작을 수행할 수 있다. 이후, 상기 제2 내지 제4메모리 칩(SLICE2,SLICE3,SLICE4)은 내부에서 생성된 파워업 신호 대신 하위 메모리 칩으로부터 전달된 펌핑 활성화 지연신호에 응답하여 펌핑 동작을 수행할 수 있다. 따라서, 상기 반도체 집적회로는 상기 제1메모리 칩(SLICE1)으로부터 상기 제4메모리 칩(SLICE4)의 펌핑 동작을 순차적으로 수행할 수 있다. 상기 반도체 집적회로는 펌핑 동작을 수행하는 시점을 메모리 칩 별로 분산시킴으로써 동시에 소모되는 전류를 줄일 수 있다.
도 2는 도 1의 제1메모리 칩에 도시된 펌핑 활성화신호 생성부(131A)의 회로도이다.
도 2를 참조하면, 상기 펌핑 활성화신호 생성부는 파워업 신호(PWRUP) 및 메모리 칩 정보(SID_1)를 수신받는 제1난드 게이트(NAND1)와, 상기 메모리 칩 정보(SID_1)가 인버터(INV)를 거친 반전된 상기 메모리 칩 정보와 제1트리거 신호(TRG1)를 수신받는 제2난드 게이트(NAND2)를 포함할 수 있다. 상기 펌핑 활성화신호 생성부는 상기 제1난드 게이트(NAND1)와 상기 제2난드 게이트(NAND2)의 출력 신호를 수신받는 제3난드 게이트(NAND3)를 포함할 수 있다.
상기 메모리 칩 정보(SID_1)가 활성화된 경우에는, 상기 제1난드 게이트(NAND1)로부터 상기 파워업 신호(PWRUP)에 응답하여 '로우'레벨이 출력될 수 있다. 상기 제2난드 게이트(NAND2)는 상기 인버터(INV)를 거친 상기 메모리 칩 정보에 응답하여 상기 제1트리거 신호(TRG1)와 관계없이 '하이' 레벨을 출력할 수 있다. 따라서, 상기 제3난드 게이트(NAND3)는 '하이' 레벨을 갖는 제1펌핑 활성화신호(VPP_EN1)를 출력할 수 있다.
반면에, 상기 메모리 칩 정보(SID_1)가 비활성화된 경우에는, 상기 제1난드 게이트(NAND1)로부터 상기 파워업 신호(PWRUP)와 관계없이 '하이' 레벨이 출력될 수 있다. 상기 제2난드 게이트(NAND2)는 상기 인버터(INV)를 거친 상기 메모리 칩 정보(SID_1)에 따라 '하이' 레벨을 갖는 상기 제1트리거 신호(TRG1)에 기초하여 '로우' 레벨이 출력될 수 있다. 따라서, 상기 제3난드 게이트(NAND3)는 '하이' 레벨을 갖는 제1펌핑 활성화신호(VPP_EN)를 출력할 수 있다.
도 2는 상기 제1메모리 칩 내부에 구비되는 상기 펌핑 활성화신호 생성부(131A)의 회로에 대한 설명이지만, 제2내지 제4메모리 칩의 내부에 구비되는 상기 펌핑 활성화신호 생성부와 동일할 수 있다. 따라서, 상기 펌핑 활성화신호 생성부(131A)는 상기 제1메모리 칩(SLICE1)의 경우에 상기 메모리 칩 정보(SID_1)에 응답하여 상기 파워업 신호(PWRUP)에 기초한 논리 레벨에 따라 상기 제1펌핑 활성화신호(VPP_EN1)를 출력할 수 있다. 제1메모리 칩(SLICE1)을 제외한 제2내지 제4메모리 칩(SLICE2,SLICE3, SLICE4)의 경우에 상기 반전된 메모리 칩 정보에 응답하여 각각의 수신부로부터 전달된 상기 트리거 신호에 기초한 논리 레벨에 따라 펌핑 활성화신호(VPP_EN2~VPP_EN4)를 출력할 수 있다.
도 3은 도 1의 제1메모리 칩에 도시된 지연부(133A)의 회로도이다.
도 3을 참조하면, 상기 지연부는 오실레이터부(310)와, 전달 제어부(320) 및 카운터부(330)를 포함할 수 있다.
상기 오실레이터부(310)는 제1펌핑 활성화신호(VPP_EN)를 수신받아, 상기 제1펌핑 활성화신호(VPP_EN)를 주기 펄스신호로 출력할 수 있다.
상기 전달 제어부(320)는 인버터 및 난드 게이트를 포함할 수 있다. 상기 난드 게이트는 상기 오실레이터부(310)로부터 출력된 주기 펄스신호 및 상기 카운터부(330)로부터 출력된 제1펌핑 활성화 지연신호(DLY_VPP_EN1)가 인버터를 거쳐 반전된 신호를 수신받을 수 있다. 상기 전달 제어부(320)는 초기 동작시 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)가 초기값인 '로우' 레벨 신호가 상기 인버터를 거쳐 '하이' 레벨의 신호가 상기 난드 게이트로 전달받을 수 있다. 상기 난드 게이트는 상기 '하이' 레벨의 신호에 응답하여 상기 주기 펄스신호를 반전시켜 상기 카운터부(330)로 출력할 수 있다.
상기 카운터부(330)는 8개의 카운터(CNT)를 포함할 수 있다. 상기 카운터부(330)는 상기 전달 제어부(320)로부터 출력된 주기 펄스 신호를 카운팅 동작을 통해 지연시킬 수 있다. 상기 카운터부(330)는 8개의 카운터(CNT)를 거치면서 소정 시간 지연된 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 출력할 수 있다. 상기 카운터부(330)는 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)가 초기에 '로우' 레벨에서 소정 시간 지연된 이후 '하이'레벨을 갖는 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 출력할 수 있다.
상기 전달 제어부(320)는 '하이' 레벨을 갖는 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)에 응답하여 상기 오실레이터부(310)로부터 출력된 주기 펄스 신호와 관계없이 '하이' 레벨로 고정된 신호를 출력할 수 있다. 상기 전달 제어부(320)의 출력이 '하이' 레벨로 고정됨에 따라 상기 카운터부(330)의 동작이 중단될 수 있다.
참고로 상기 카운터부(330)는 상기 펌핑부(140A~140D)의 펌핑 동작이 완료되는 시간만큼 지연시켜주기 위한 것으로서, 설계자가 설정하고자 하는 시간만큼 카운터(CNT)의 갯수가 조절될 수 있다. 또한, 도 3은 상기 제1메모리 칩 내부에 구비되는 상기 지연부(133A)의 회로에 대한 설명이지만, 제2내지 제4메모리 칩의 내부에 구비되는 상기 지연부(133B~133D)와 동일할 수 있다.
도 4는 도 1의 반도체 집적회로의 동작을 나타내는 타이밍도이다.
도 4를 참조하면, 제1메모리 칩은 파워업 신호에 응답하여 제1펌핑 활성화신호(VPP_EN1)가 활성화될 수 있다. 상기 제1펌핑 활성화신호(VPP_EN1)에 응답하여 상기 제1메모리 칩의 펌핑 동작을 수행할 수 있다. 지연부에서 상기 제1펌핑 활성화신호(VPP_EN1)를 소정 시간, 예컨대 T1 만큼 지연시킨 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 생성할 수 있다.
제2메모리 칩은 상기 제1펌핑 활성화 지연신호(DLY_VPP_EN1)를 수신받아 이에 기초하여 제2펌핑 활성화신호(VPP_EN2)가 활성화될 수 있다. 상기 제2펌핑 활성화신호(VPP_EN2)에 응답하여 상기 제2메모리 칩의 펌핑 동작을 수행할 수 있다. 상기 지연부에서는 상기 제2펌핑 활성화신호(VPP_EN2)를 T1 만큼 지연시킨 제2펌핑 활성화 지연신호(DLY_VPP_EN2)를 생성할 수 있다.
제3메모리 칩은 상기 제2펌핑 활성화 지연신호(DLY_VPP_EN2)를 수신받아 이에 기초하여 제3펌핑 활성화신호(VPP_EN3)가 활성화될 수 있다. 상기 제3펌핑 활성화신호(VPP_EN3)에 응답하여 상기 제3메모리 칩의 핌핑 동작을 수행할 수 있다. 상기 지연부에서는 상기 제3펌핑 활성화신호(VPP_EN3)를 T1 만큼 지연시킨 제3펌핑 활성화 지연신호(DLY_VPP_EN3)를 생성할 수 있다. 상기 제3펌핑 활성화신호(VPP_EN3)는 상기 제1펌핑 활성화신호(VPP_EN1)에 대비하여 T2, 즉 T1의 두 배의 시간만큼 차이가 생길 수 있다.
제4메모리 칩은 상기 제3펌핑 활성화 지연신호(DLY_VPP_EN3)를 수신받아 이에 기초하여 제4펌핑 활성화신호(VPP_EN4)가 활성화될 수 있다. 상기 제4펌핑 활성화신호(VPP_EN4)에 응답하여 상기 제4메모리 칩의 펌핑 동작을 수행할 수 있다. 상기 지연부에서는 상기 제4펌핑 활성화신호(VPP_EN4)를 T1 만큼 지연시킨 제4펌핑 활성화 지연신호(DLY_VPP_EN4)를 생성할 수 있다. 상기 제4펌핑 활성화신호(VPP_EN4)는 상기 제1펌핑 활성화신호(VPP_EN1)에 대비하여 T3, 즉 T1의 세 배의 시간만큼 차이가 생길 수 있다.
따라서, 반도체 집적회로는 상기 제1메모리 칩부터 상기 제4메모리 칩의 펌핑 활성화신호가 활성화되는 시점이 분산되어 순차적으로 펌핑 동작을 수행할 수 있다.
본 발명의 실시예에 따른 반도체 집적회로는 하위 메모리 칩의 펌핑 인에이블 신호를 지연시켜 상위 메모리 칩으로 전달하여, 지연된 펌핑 인에이블 신호에 기초하여 펌핑 동작을 수행할 수 있다. 따라서, 상기 반도체 집적회로는 다수의 메모리 칩의 펌핑 동작 시점을 각각 분산시킴으로써 펌핑 동작을 수행하기 때문에 동시에 소모되는 전류량을 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110A,110B,110C,110D:파워업 신호 생성부
115A:초기 레벨 설정부
120A,120B,120C,120D:수신부
130A,130B,130C,130D:펌핑 활성화신호 제어부
131A,131B,131C,131D:펌핑 활성화신호 생성부
133A,133B,133C,133D:지연부
140A,140B,140C,140D:펌핑부
150A,150B,150C,150D:송신부

Claims (20)

  1. 적층된 다수의 메모리 칩을 구비하며,
    상기 다수의 메모리 칩 각각은,
    파워업 신호 또는 제1인접 메모리 칩으로부터 수신받은 트리거 신호를 펌핑 활성화신호로서 생성하고, 상기 펌핑 활성화신호를 소정시간 지연시켜 제2인접 메모리 칩으로 전달하기 위한 펌핑 활성화신호 제어부;및
    상기 펌핑 활성화신호에 응답하여 펌핑 동작을 수행하여 펌핑 전압을 생성하기 위한 펌핑부
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 다수의 메모리 칩 중 어느 하나의 메모리 칩은 상기 파워업 신호를 래칭하여 상기 트리거 신호의 초기 레벨을 설정하는 초기레벨 설정부
    를 더 포함하는 반도체 집적회로.
  3. 제1항에 있어서,
    상기 펌핑 활성화신호 제어부는,
    상기 다수의 메모리 칩 중 어느 하나의 메모리 칩에서만 활성화되는 메모리 칩 정보를 수신받는 것을 특징으로 하는 반도체 집적회로.
  4. 제2항에 있어서,
    상기 다수의 메모리 칩 각각은,
    상기 제1인접 메모리 칩으로부터 상기 트리거 신호를 수신받아 상기 펌핑 활성화신호 제어부로 전달하기 위한 수신부;및
    상기 펌핑 활성화신호 제어부로부터 출력된 신호를 상기 제2인접 메모리 칩으로 전송하기 위한 송신부
    를 더 포함하는 반도체 집적회로.
  5. 제2항에 있어서,
    상기 수신부는,
    상기 초기 레벨 설정부로부터 출력된 신호를 전달받는 것을 특징으로 하는 반도체 집적회로.
  6. 제3항에 있어서,
    상기 펌핑 활성화신호 제어부는,
    상기 메모리 칩 정보에 따라 상기 파워업 신호 또는 상기 트리거 신호를 제어하여 상기 펌핑 활성화신호를 생성하기 위한 펌핑 활성화신호 생성부;및
    상기 펌핑 활성화신호를 상기 소정시간 지연시켜 상기 송신부로 전달하기 위한 지연부
    를 포함하는 반도체 집적회로.
  7. 제6항에 있어서,
    상기 펌핑 활성화신호 생성부는,
    상기 메모리 칩 정보가 활성화된 경우에 상기 파워업 신호에 응답하여 상기 펌핑 활성화신호를 생성하고, 상기 메모리 칩 정보가 비활성화된 경우에 상기 트리거 신호에 응답하여 상기 펌핑 활성화신호를 생성하는 반도체 집적회로.
  8. 제1항에 있어서,
    상기 소정시간은 상기 펌핑 동작의 수행 시간에 대응하는 반도체 집적회로.
  9. 제1항에 있어서,
    상기 다수의 메모리 칩 각각은,
    외부전원을 감지하여 상기 파워업 신호를 생성하기 위한 파워업 신호 생성부
    를 더 포함하는 반도체 집적회로.
  10. 적층된 다수의 메모리 칩을 포함하며,
    상기 다수의 메모리 칩 각각은,
    상기 다수의 메모리 칩 중 어느 하나의 메모리 칩의 경우 파워업 신호에 응답하여 펌핑 활성화신호를 생성하되, 나머지 메모리 칩은 제1인접 메모리 칩으로부터 전달된 트리거 신호에 응답하여 상기 펌핑 활성화신호를 생성하는 펌핑 활성화신호 생성부;
    상기 펌핑 활성화신호를 소정시간 지연시켜 제2인접 메모리 칩으로 전달하는 지연부;및
    상기 펌핑 활성화신호에 응답하여 펌핑 동작을 수행하여 펌핑 전압을 생성하기 위한 펌핑부
    를 포함하는 반도체 집적회로.
  11. 제10항에 있어서,
    상기 다수의 메모리 칩 중 어느 하나의 메모리 칩은 상기 파워업 신호를 래칭하여 상기 트리거 신호의 초기 레벨을 설정하는 초기레벨 설정부
    를 더 포함하는 반도체 집적회로.
  12. 제10항에 있어서,
    상기 펌핑 활성화신호 제어부는,
    상기 다수의 메모리 칩 중 어느 하나의 메모리 칩에서만 활성화되는 메모리 칩 정보를 수신받는 것을 특징으로 하는 반도체 집적회로.
  13. 제11항에 있어서,
    상기 다수의 메모리 칩 각각은,
    상기 제1인접 메모리 칩으로부터 상기 트리거 신호를 수신받아 상기 펌핑 활성화신호 제어부로 전달하기 위한 수신부;및
    상기 펌핑 활성화신호 제어부로부터 출력된 신호를 제2인접 메모리 칩으로 전송하기 위한 송신부
    를 더 포함하는 반도체 집적회로.
  14. 제11항에 있어서,
    상기 수신부는,
    상기 초기 레벨 설정부로부터 출력된 신호를 전달받는 것을 특징으로 하는 반도체 집적회로.
  15. 제12항에 있어서,
    상기 펌핑 활성화신호 제어부는,
    상기 메모리 칩 정보에 따라 상기 파워업 신호 또는 상기 트리거 신호를 제어하여 상기 펌핑 활성화신호를 생성하기 위한 펌핑 활성화신호 생성부;및
    상기 펌핑 활성화신호를 상기 소정시간 지연시켜 상기 송신부로 전달하기 위한 지연부
    를 포함하는 반도체 집적회로.
  16. 제15항에 있어서,
    상기 펌핑 활성화신호 생성부는,
    상기 메모리 칩 정보가 활성화된 경우에 상기 파워업 신호에 응답하여 상기 펌핑 활성화신호를 생성하고, 상기 메모리 칩 정보가 비활성화된 경우에 상기 트리거 신호에 응답하여 상기 펌핑 활성화신호를 생성하는 반도체 집적회로.
  17. 제10항에 있어서,
    상기 소정시간은 상기 펌핑 동작의 수행 시간에 대응하는 반도체 집적회로.
  18. 제10항에 있어서,
    상기 다수의 메모리 칩 각각은,
    외부전원을 감지하여 상기 파워업 신호를 생성하기 위한 파워업 신호 생성부
    를 더 포함하는 반도체 집적회로.
  19. 적층된 다수의 메모리 칩들을 구비한 반도체 집적회로에서,
    상기 다수의 메모리 칩 중 최하위 메모리 칩의 파워업 신호에 응답하여 펌핑 활성화신호를 생성하는 단계;
    상기 펌핑 활성화신호에 응답하여 펌핑 동작을 수행하며, 상기 펌핑 활성화신호를 상기 펌핑 동작이 완료되는 시점까지 지연시키는 단계;및
    상기 지연된 펌핑 활성화신호에 응답하여 다음 메모리 칩의 펌핑 동작을 수행하며, 상기 지연된 펌핑 활성화신호를 상기 펌핑 동작이 완료되는 시점까지 지연시키는 단계
    를 포함하며,
    최상위 메모리 칩까지 하위 메모리 칩으로부터 지연된 펌핑 활성화신호에 응답하여 상기 펌핑 동작을 순차적으로 수행하는 반도체 집적회로의 구동 방법.
  20. 제19항에 있어서,
    상기 메모리 칩들 중 선택된 메모리 칩에서 상기 펌핑 동작이 수행되는 동안에, 상기 선택된 메모리 칩을 제외한 나머지 메모리 칩들은 상기 펌핑 동작을 수행하지 않는 것을 특징으로 하는 반도체 집적회로의 구동방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659603B2 (en) * 2015-08-05 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Power management circuit for an electronic device
US9620178B1 (en) * 2015-12-28 2017-04-11 Kabushiki Kaisha Toshiba Memory system controlling power supply and control circuit for controlling power supply
KR102422456B1 (ko) 2017-12-22 2022-07-19 삼성전자주식회사 데이터 송수신 장치, 이를 포함하는 반도체 패키지 및 데이터 송수신 방법
WO2020063720A1 (en) * 2018-09-27 2020-04-02 Changxin Memory Technologies, Inc. Power supply system and semiconductor package assembly
US10796773B1 (en) 2019-05-14 2020-10-06 Micron Technolgy, Inc. Memory devices including voltage generation systems

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100566308B1 (ko) * 2003-12-30 2006-03-30 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법
KR100656431B1 (ko) * 2005-11-09 2006-12-11 주식회사 하이닉스반도체 트랜지스터를 이용한 온도 감지 장치
KR100925392B1 (ko) * 2008-07-28 2009-11-09 주식회사 하이닉스반도체 음 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
KR101003154B1 (ko) * 2009-05-15 2010-12-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR101015712B1 (ko) 2009-05-29 2011-02-22 주식회사 하이닉스반도체 반도체 장치 및 이를 이용한 구동 방법
KR101976612B1 (ko) * 2013-03-21 2019-05-10 에스케이하이닉스 주식회사 스택 패키지
US9305905B2 (en) * 2013-09-06 2016-04-05 Micron Technology, Inc. Apparatuses and related methods for staggering power-up of a stack of semiconductor dies

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