JP3167169U - テストモード制御回路及びセルフテスト機能を有する電子装置 - Google Patents

Abstract

【課題】テストピンを使用する必要がなく、テスト時間の短縮が可能であり、且つチップ面積及びパッケージコストを節約できるテストモード制御器を提供する。
【解決手段】テストモード制御器は、イネーブル信号生成器と、制御信号生成器と、ラッチ器とを備える。イネーブル信号生成器は、電源信号及び第２の制御信号を受信するとともに、第１のイネーブル信号及び第２のイネーブル信号を生成し、それぞれをラッチ器及び制御信号生成器に供給する。制御信号生成器は、電源指示電圧及び参考電圧を受信するとともに、第１のイネーブル信号がイネーブルである場合、第１の制御信号を生成するとともにラッチ器に伝送する。ラッチ器は、第２のイネーブル信号がイネーブルである場合、第１の制御信号を受信するとともに、第１の制御信号に基づいて第２の制御信号を生成する。第２の制御信号は、チップのテストモード又は通常モードにおける動作を制御する。
【選択図】図２

Description

本考案は、セルフテスト機能を有する電子装置に関し、特にセルフテスト機能を有する電子装置のテストモード制御回路に関するものである。

現在、市場に広く応用されている電子回路は、集積回路の形式で、単一チップに設けられることがほとんどである。チップを生産する場合は、効果のみならず、チップの使用面積及びピン数に応じて必要となるパッケージコストを考慮しなければならない。したがって多くのメーカは、チップを生産する場合にチップの使用面積やピン数の低減を行うように工夫している。

以下に、従来の単セルリチウム電池保護回路を例にして、従来のチップが、テスト時間を短縮するためにテストピンを余計に必要としていたことを説明する。図１は、従来の単セルリチウム電池保護回路の回路図を示す。図１において、従来の単セルリチウム電池保護回路１は、単セルリチウム電池１０、単セルリチウム電池保護チップ１１、パワートランジスタ回路１２、抵抗Ｒ１、Ｒ２及びコンデンサーＣ１を備える。また、単セルリチウム電池保護チップ１１は、パワートランジスタ制御ピンＯＣ、ＯＤ、電源信号ピンＶＣＣ、接地ピンＧＮＤ、テストピンＴＤ及び電源指示電圧ピンＣＳを有し、パワートランジスタ回路１２は、複数のパワートランジスタＭ１、Ｍ２及びダイオードＤ１、Ｄ２を有する。従来の単セルリチウム電池保護回路１の各素子の接続方法は図１に示すようなものであり、ここでは詳しい説明を省略する。

単セルリチウム電池保護チップ１１は、パワートランジスタを介してピンＯＣ及びＯＤから出力された制御信号を制御し、パワートランジスタ回路１２のパワートランジスタＭ１及びＭ２の動作を制御することにより、過充電、過放電及び過電流の保護を行う。ここで注目すべき点は、単セルリチウム電池保護チップ１１のテストピンＴＤは、テストモードの時にのみ使用されることである。単セルリチウム電池保護チップ１１がテストモードにおいて操作される必要がある場合には、テスト時間を短縮するために、テストピンＴＤに電圧が外部から印加される。しかしながら、単セルリチウム電池保護チップ１１が通常モードにおいて操作される場合には、テストピンＴＤが非接続となる。

上述のように、従来の単セルリチウム電池保護チップ１１は、テストピンＴＤを余計に必要とするため、チップ面積の浪費、パッケージコストの増加等の問題を抱える。同様に、従来のチップでもテストピンを余計に必要とする可能性があり、同様の問題を生じるおそれがある。

したがって本考案の目的は、チップのテストモード又は通常モードにおける動作を制御するためのテストモード制御器を提供することにある。

本考案にかかるテストモード制御器は、イネーブル信号生成器と、制御信号生成器と、ラッチ器とを備える。イネーブル信号生成器は、ラッチ器からの第２の制御信号を受信するとともに、生成される第１のイネーブル信号及び第２のイネーブル信号をそれぞれラッチ器及び制御信号生成器に伝送する。制御信号生成器は、第１の制御信号を生成するとともに、第１の制御信号をラッチ器に伝送する。ラッチ器は、制御信号生成器からの第１の制御信号を受信するとともに、第１の制御信号をイネーブル信号生成器に伝送する。また、イネーブル信号生成器は、電源信号及び第２の制御信号を受信するとともに、第１のイネーブル信号及び第２のイネーブル信号を生成する。制御信号生成器は、電源指示電圧及び参考電圧を受信し、第１のイネーブル信号がイネーブルである場合、前記電源指示電圧及び参考電圧に基づいて第１の制御信号を生成する。ラッチ器は、第２のイネーブル信号によって制御され、第２のイネーブル信号がイネーブルである場合、第１の制御信号に基づいて、チップのテストモード又は通常モードにおける動作を制御するための第２の制御信号を出力する。

本考案においては、チップ及び上述したテストモード制御器を備え、セルフテストを有する電子装置をさらに提供する。

本考案に係るテストモード制御器及びセルフテストを有する電子装置は、従来のようにチップにテストピンを設ける必要がなく、テスト時間短縮効果を図ることができる。また、本考案に係るセルフテストを有する電子装置のチップ面積は従来のチップに比べて小さく、パッケージコストも低くなっている。

従来の単セルリチウム電池保護回路の回路図を示す。 本考案の実施例に係るテストモード制御器の回路図を示す。 図２のテストモード制御器によって生成された複数の信号の波形図を示す。 本考案の実施例に係るテストモード制御器の回路図を示す。 図４のテストモード制御回路によって生成された複数の信号の波形図を示す。 図２のテストモード制御回路によって生成された複数の信号の、他の波形図を示す。 本考案の実施例に係るテストモード制御器の回路図を示す。 図７のテストモード制御器によって生成された複数の信号の波形図を示す。 本考案の実施例に係るセルフテストを有する電子装置の回路図を示す。

［テストモード制御器の実施例］
図２は、本考案の実施例に係るテストモード制御器の回路図を示す。図２に示したテストモード制御器２は、イネーブル信号生成器２２と、制御信号生成器２１と、ラッチ器２３とを備える。制御信号生成器２１は、イネーブル信号生成器２２及びラッチ器２３に電気的に接続され、ラッチ器２３は、イネーブル信号生成器２２に電気的に接続される。

イネーブル信号生成器２２は、ラッチ器２３からの第２の制御信号Ｄｓ＿ｃ及び電源信号ＶＤＤを受信するとともに、ラッチ器２３及び制御信号生成器２１にそれぞれ伝送するための第１のイネーブル信号Ｅｎ＿ｃｍｐ及び第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈを生成する。第１のイネーブル信号Ｅｎ＿ｃｍｐのイネーブルとディスイネーブルの時間は、図３又は図６において説明する。同様に、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈのイネーブル及びディスイネーブルの時間は、図３又は図６において説明する。

制御信号生成器２１は、電源指示電圧ＣＳＩ及び参考電圧Ｖｒｅｆを受信するとともに、第１のイネーブル信号Ｅｎ＿ｃｍｐがイネーブル（例えば高電圧レベル３．９Ｖ）である場合、電源指示電圧ＣＳＩ及び参考電圧Ｖｒｅｆに基づいて、第１の制御信号Ｌａｔｃｈ＿Ｉｎを生成する。制御信号生成器２１は、第１のイネーブル信号Ｅｎ＿ｃｍｐがディスイネーブル（例えば低電圧レベル０Ｖ）である場合、第１のレベル（例えば低電圧レベル０Ｖ）の第１の制御信号を出力する。より詳しくは、第１のイネーブル信号Ｅｎ＿ｃｍｐがイネーブルであり、参考電圧Ｖｒｅｆが任意の正電圧であり、且つ電源指示電圧ＣＳＩが負電圧レベル（例えば−１．５Ｖ）に接続される場合、制御信号生成器２１は、第２のレベルにおける第１のイネーブル信号Ｅｎ＿ｃｍｐを生成する。制御信号生成器２１によって生成された第１の制御信号Ｌａｔｃｈ＿Ｉｎは、ラッチ器２３に伝送される。

ラッチ器２３は、制御信号生成器２１からの第１の制御信号Ｌａｔｃｈ＿Ｉｎを受信するとともに、第２の制御信号Ｄｓ＿ｃをイネーブル信号生成器２２に伝送する。ラッチ器２３は、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈによって制御され、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈがイネーブルである場合、第１の制御信号Ｌａｔｃｈ＿Ｉｎに基づいて第２の制御信号Ｄｓ＿ｃを出力する。ラッチ器２３については制限が無く、Ｄ型ラッチ器（Ｄ ｌａｔｃｈ）であってもよい。第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈがイネーブルであり、且つ第１の制御信号Ｌａｔｃｈ＿Ｉｎが第１のレベルである場合、第２の制御信号Ｄｓ＿ｃは、第１のレベルである。第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈがイネーブルであり、且つ第１の制御信号Ｌａｔｃｈ＿Ｉｎが第２のレベルである場合、第２の制御信号Ｄｓ＿ｃは、第２のレベルである。第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈがディスイネーブルである場合、第２の制御信号Ｄｓ＿ｃは、直前の電圧レベルに維持される。

テストモード制御器２は、第２の制御信号Ｄｓ＿ｃを介して接続されたチップのテストモード又は通常モードにおける作動を制御している。なお、チップは、セルフテストを有するチップであってもよい。他の実施例において、チップは、テストモード制御器２とともにパッケージされており、即ち、チップは、テストモード制御器２を含んでもよい。

図３は、図２のテストモード制御器によって生成された複数の信号の波形図を示す。図２及び３を併せて参照すると、チップ全体の回路に電源が投入（電源信号ＶＤＤが第１のレベルから第２のレベルに変化した）された直後は、チップ中の殆どの機能がスタンバイ状態にあるため、イネーブル信号生成器２２は、第１のイネーブル信号Ｅｎ＿ｃｍｐ及び第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈを所定のスタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）の間、持続的にイネーブルさせる。

スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）において、電源指示電圧ＣＳＩが負電圧レベルに接続されるため、制御信号生成器２１は、第２のレベルにおける第１の制御信号Ｌａｔｃｈ＿Ｉｎを生成する。スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）が終了した後に、イネーブル信号生成器２２は、第１のイネーブル信号Ｅｎ＿ｃｍｐのイネーブル時間を所定の遅延時間（Ｔ＿ＤＥＬＡＹ）分さらに遅延させる。言い換えれば、イネーブル信号生成器２２は、電源信号ＶＤＤが第１のレベルから第２のレベルに変化した時に、第１のイネーブル信号Ｅｎ＿ｃｍｐを所定のスタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）及び所定の遅延時間（Ｔ＿ＤＥＬＡＹ）の間、持続的にイネーブルさせる。

第１のイネーブル信号Ｅｎ＿ｃｍｐのイネーブル時間を所定の遅延時間（Ｔ＿ＤＥＬＡＹ）分さらに遅延させることにより、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈがイネーブルである場合、ラッチ器２３が第１の制御信号Ｌａｔｃｈ＿Ｉｎを安定的に取得することを確保する。スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）と遅延時間（Ｔ＿ＤＥＬＡＹ）との間において制御信号生成器２１は、これに基づいて第２のレベルにおける第１の制御信号Ｌａｔｃｈ＿Ｉｎを生成することができる。

スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）においては、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈがイネーブルであり、且つ第１の制御信号Ｌａｔｃｈ＿Ｉｎが第２のレベルであるため、ラッチ器２３は、第２のレベルにおける第２の制御信号Ｄｓ＿ｃを出力することとなる。また、スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）が終了し、且つテスト時間（Ｔ＿ＴＥＳＴ）に到達する前においては、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈがディスイネーブルに維持されるため、ラッチ器２３は、第２のレベルにおける第２の制御信号Ｄｓ＿ｃの出力を維持することとなる。

スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）において、イネーブル信号生成器２２のタイマー機能は、ディスイネーブルされる。しかしながら、スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）が終了した後において、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈがディスイネーブルされる。この場合、第２の制御信号Ｄｓ＿ｃは、第２のレベルである。即ちチップのスタンバイが完了し、且つテストモードにおいて動作するため、イネーブル信号生成器２２のタイマー機能はディスイネーブルされることとなる。

イネーブル信号生成器２２がテスト時間（Ｔ＿ＴＥＳＴ）に到達するまでタイマーカウントを行った後、イネーブル信号生成器２２は、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈを所定のパルス時間（Ｔ＿ＰＵＬＳＥ）だけ一時的にイネーブルさせる。言い換えれば、イネーブル信号生成器２２は、電源信号ＶＤＤが第１のレベルから第２のレベルに変化した時に、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈを所定のスタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）だけ持続的にイネーブルさせ、テスト時間（Ｔ＿ＴＥＳＴ）が終了した後に、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈを所定のパルス時間（Ｔ＿ＰＵＬＳＥ）だけ一時的にイネーブルさせる。

遅延時間（Ｔ＿ＤＥＬＡＹ）が終了した後に、第１のイネーブル信号Ｅｎ＿ｃｍｐがディスイネーブルであるため、制御信号生成器２１は、第１のレベルにおける第１の制御信号Ｌａｔｃｈ＿Ｉｎのみを出力することとなる。テスト時間（Ｔ＿ＴＥＳＴ）が終了した後、且つパルス時間（Ｔ＿ＰＵＬＳＥ）においては、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈが一時的にイネーブルされ、第１の制御信号Ｌａｔｃｈ＿Ｉｎが第１のレベルであるため、ラッチ器２３は、第１のレベルにおける第２の制御信号Ｄｓ＿ｃを出力することとなる。第１のレベルにおける第２の制御信号Ｄｓ＿ｃにより、チップの動作は、テストモードから通常モードに戻る。

ノイズ等の要因により、チップが誤ってテストモードに進入した場合、テストモード制御器２は、テスト時間（Ｔ＿ＴＥＳＴ）に到達した後、チップを通常モードに戻す。これにより、テストモード制御器２は、テストピンを余計に必要とせず、さらには、チップがノイズ等の要因により長期にわたってテストモードにおいて動作することを防止することができる。

また、ここで注意すべき点は、本実施例は、第１のレベルが０Ｖで、第２のレベルが３．９Ｖであることを例にして説明したが、本考案は、上記第１のレベル及び第２のレベルの電圧レベルに限定されない。同様に、各信号のイネーブルの電圧レベルが３．９Ｖで、各信号のディスイネーブルの電圧レベルが０Ｖであることを例にして説明したが、各信号のイネーブル及びディスイネーブルの電圧レベルについても限定されるものではない。

［テストモード制御器の他の実施例］
図４は、本考案の実施例に係るテストモード制御器４の回路図を示す。図４に示すテストモード制御器４は、同様に制御信号生成器４１と、イネーブル信号生成器４２と、ラッチ器４３とを備える。制御信号生成器４１は、比較器４１１を含み、イネーブル信号生成器４２は、スタート信号生成器４２１と、バッファー４２２と、インバータ４２３と、遅延ユニット４２７と、論理ＡＮＤゲート（ＡＮＤ ｇａｔｅ）４２４と、時間制御回路４２５と、論理ＯＲゲート（ＯＲ ｇａｔｅ）４２６とを含む。スタート信号生成器４２１は、バッファー４２２に電気的に接続され、バッファー４２２は、論理ＡＮＤゲート４２４及びインバータ４２３に、インバータ４２３は、論理ＯＲゲート４２６及び遅延ユニット４２７に、遅延ユニット４２７は、比較器４１１に、論理ＡＮＤゲート４２４は、ラッチ器４３及び時間制御回路４２５に、論理ＯＲゲート４２６は、時間制御回路４２５及びラッチ器４３にそれぞれ電気的に接続される。

比較器４１１は、第１のイネーブル信号Ｅｎ＿ｃｍｐによって制御され、その負入力端及び正入力端がそれぞれ電源指示電圧ＣＳＩ及び参考電圧Ｖｒｅｆを受信する。第１のイネーブル信号Ｅｎ＿ｃｍｐがイネーブルであり、且つ参考電圧Ｖｒｅｆが電源指示電圧ＣＳＩより大きい場合、比較器４１１は、第２のレベルにおける第１の制御信号Ｌａｔｃｈ＿Ｉｎを生成し、第１のイネーブル信号Ｅｎ＿ｃｍｐがディスイネーブルである場合、比較器４１１は、第１のレベルの第１の制御信号Ｌａｔｃｈ＿Ｉｎを出力する。

図５は、図４のテストモード制御器によって生成された複数の信号の波形図を示す。図４及び５を併せて参照すると、チップ全体の回路に電源が投入（電源信号ＶＤＤが第１のレベルから第２のレベルに変化）された直後は、チップ中の殆どの機能がスタンバイ状態にあるため、イネーブル信号生成器４２は、電源信号ＶＤＤが第１のレベルから第２のレベルに変化した時に、プリスタート信号Ｓｔａｒｔ＿ｐｒｅ内において、第１のレベルから第２のレベルに徐々に上昇するプリスタート信号Ｓｔａｒｔ＿ｐｒｅを生成する。

バッファー４２２は、プリスタート信号Ｓｔａｒｔ＿ｐｒｅを緩衝するとともに、スタート時間Ｔ＿ＳＴＡＲＴ＿ＵＰ内において第１のレベルであり、且つスタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）の終了後に第２のレベルであるスタート信号Ｓｔａｒｔを出力する。
インバータ４２３は、スタート信号Ｓｔａｒｔを受信するとともに、スタート信号Ｓｔａｒｔの逆方向信号である逆方向スタート信号Ｓｔａｒｔ＿ｂを出力する。

遅延ユニット４２７は、逆方向スタート信号Ｓｔａｒｔ＿ｂを受信し、逆方向スタート信号Ｓｔａｒｔ＿ｂが第２のレベルから第１のレベルに変化していない時に、逆方向スタート信号Ｓｔａｒｔ＿ｂを所定の第１の制御信号Ｌａｔｃｈ＿Ｉｎとして出力し、逆方向スタート信号Ｓｔａｒｔ＿ｂが第２のレベルから第１のレベルに変化した時に、逆方向スタート信号Ｓｔａｒｔ＿ｂを遅延時間（Ｔ＿ＤＥＬＡＹ）だけ遅延させるとともに、第１のイネーブル信号Ｅｎ＿ｃｍｐとして出力する。言い換えれば、第１のイネーブル信号Ｅｎ＿ｃｍｐは、スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）と遅延時間（Ｔ＿ＤＥＬＡＹ）との間において持続的にイネーブルされる。スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）と遅延時間（Ｔ＿ＤＥＬＡＹ）との間において、比較器４１１は、これに基づいて第２のレベルにおける第１の制御信号Ｌａｔｃｈ＿Ｉｎを生成することができる。

スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）と遅延時間（Ｔ＿ＤＥＬＡＹ）との間において電源指示電圧ＣＳＩは、負電圧レベルに接続される。この場合、第１のイネーブル信号Ｅｎ＿ｃｍｐがイネーブルであるため、制御信号生成器２１は、第２のレベルにおける第１の制御信号Ｌａｔｃｈ＿Ｉｎを生成することとなる。

論理ＯＲゲート４２６は、タイマー出力信号ＴＣ＿ｏｕｔ及び逆方向スタート信号Ｓｔａｒｔ＿ｂに対して論理和（ｌｏｇｉｃ ＯＲ）の演算を行うことにより、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈを生成する。逆方向スタート信号Ｓｔａｒｔ＿ｂがスタート時間において第２のレベルであるため、第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈは、スタート時間において持続的にイネーブルされることとなる。このように、ラッチ器４３は、スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）において第２のレベルにおける第２の制御信号Ｄｓ＿ｃを出力することとなる。

論理ＡＮＤゲート４２４は、スタート信号Ｓｔａｒｔ及び第２の制御信号Ｄｓ＿ｃに対して論理積（ｌｏｇｉｃ ＡＮＤ）の演算を行うことにより、時間制御イネーブル信号Ｅｎ＿ＴＣを生成する。スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）が終了した後に、スタート信号Ｓｔａｒｔが第２のレベルであり、且つ第２の制御信号Ｄｓ＿ｃが第２のレベルである場合、論理ＡＮＤゲート４２４は、イネーブルされた時間制御イネーブル信号Ｅｎ＿ＴＣを出力する。

時間制御回路４２５は、時間制御イネーブル信号Ｅｎ＿ＴＣがイネーブルである場合、所定のテスト時間（Ｔ＿ＴＥＳＴ）分だけカウントし、テスト時間（Ｔ＿ＴＥＳＴ）が終了した後にパルス時間（Ｔ＿ＰＵＬＳＥ）分だけ一時的にイネーブルされるタイマー出力信号ＴＣ＿ｏｕｔを出力する。これにより、スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）が終了した後に、時間制御回路４２５は、イネーブルされ、テスト時間（Ｔ＿ＴＥＳＴ）に到達した後、タイマー出力信号ＴＣ＿ｏｕｔを所定のパルス時間（Ｔ＿ＰＵＬＳＥ）分だけ一時的にイネーブルさせる。

遅延時間（Ｔ＿ＤＥＬＡＹ）が終了した後に、第１のイネーブル信号Ｅｎ＿ｃｍｐがイネーブルであるため、比較器４１１は、第１のレベルにおける第１の制御信号Ｌａｔｃｈ＿Ｉｎのみを出力する。テスト時間（Ｔ＿ＴＥＳＴ）が終了し、パルス時間（Ｔ＿ＰＵＬＳＥ）において第２のイネーブル信号Ｅｎ＿Ｌａｔｃｈが一時的にイネーブルされ、且つ第１の制御信号Ｌａｔｃｈ＿Ｉｎが第１のレベルであるため、ラッチ器２３は、第１のレベルにおける第２の制御信号Ｄｓ＿ｃを出力する。また、第１のレベルにおける第２の制御信号Ｄｓ＿ｃにより、チップの動作は、テストモードから通常モードに戻る。

テストモード制御器４は、図２のテストモード制御器２と同じ効果を有し、ノイズの要因によりチップが長期にわたってテストモードにおいて動作することを回避することができるとともに、余計なテストピンの使用を省略することができる。

［テストモード制御器の他の実施例］
図６は、図２のテストモード制御器によって生成された複数の信号の、他の波形図を示す。図２及び６を併せて参照すると、図３におけるイネーブル信号生成器２２は、制御信号生成器２１の動作速度が電源信号ＶＤＤの変化速度に遅れることがないようにするために、所定のスタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）がある。一般に、電源信号ＶＤＤが第１のレベルから第２のレベルに変化する場合は、瞬間的な上昇ではなく、図６に示すように、電源信号ＶＤＤは、上昇時間（Ｔ＿ＲＩＳＥ）において、第１のレベルから第２のレベルに徐々に上昇する。

図６の波形図は、図３の波形図と類似しており、その差異は、図６の波形図においては、図３におけるスタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）の代わりに上昇時間（Ｔ＿ＲＩＳＥ）を有する電源信号ＶＤＤを使用した点である。この領域において通常知識を有する者であれば、図３の説明におけるスタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）を電源信号ＶＤＤの上昇時間（Ｔ＿ＲＩＳＥ）に置換することで、図６における各波形の間の関係を理解することができるため、ここでは詳しい説明を省略する。しかしながら、ここで注意すべき点は、図６の実施例において、制御信号生成器２１の動作速度は、電源信号ＶＤＤの変化速度に遅れてはならないことである。

［テストモード制御器の他の実施例］
図７は、本考案の実施例に係るテストモード制御器７の回路図を示し、図８は、図７のテストモード制御器によって生成された複数の信号の波形図を示す。図７及び８を同時に参照すると、図７と図４との相違点は、図７のイネーブル信号生成器７２の場合には図４のスタート信号生成器４２１を有していないことである。また、図８と図５との相違点は、図８には所定のスタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）及びプリスタート信号Ｓｔａｒｔ＿ｐｒｅが示されていないことである。

図５及び図６の実施例では、比較器４１１の動作速度が電源信号ＶＤＤの変化速度に遅れることがないようにするため、所定のスタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）及び余計に必要とされるプリスタート信号Ｓｔａｒｔ＿ｐｒｅがある。比較器４１１の動作速度が電源信号ＶＤＤの変化速度に遅れることがない場合には、図７及び図８の実施例を用いて１テストモード制御器を実施することができる。

図７及び図８において、この領域において通常の知識を有する者であれば、スタート時間（Ｔ＿ＳＴＡＲＴ＿ＵＰ）を電源信号ＶＤＤの上昇時間（Ｔ＿ＲＩＳＥ）に、プリスタート信号Ｓｔａｒｔ＿ｐｒｅを電源信号ＶＤＤにそれぞれ置換することで、図５の説明を参照して図８における各波形の間の関係が理解できるため、ここでは詳しい説明を省略する。

［セルフテストを有する電子装置の実施例］
図９は、本考案の実施例に係るセルフテストを有する電子装置９の回路図を示す。図９に示された電子装置９は、チップ９１及びテストモード制御器９０を備える。チップ９１は、テストモード制御器９０からの第２の制御信号Ｄｓ＿ｃを受信するとともに出力信号ＯＵＴ＿ＳＩＧを生成する。また、チップ９１は、電源信号ＶＤＤ、電源指示電圧ＣＳＩ及び接地ＧＮＤに接続される。図９のチップ９１からは、一つの出力信号ＯＵＴ＿ＳＩＧのみが出力されるが、本考案はこれに限定されず、一つ以上の出力信号が出力されてもよい。

テストモード制御器９０は、電源信号ＶＤＤ、電源指示電圧ＣＳＩ及び参考電圧Ｖｒｅｆに接続されるとともに、チップ９１のテストモード又は通常モードにおける動作を制御するための第２の制御信号Ｄｓ＿ｃを出力する。
また、テストモード制御器９０は、前述したテストモード制御器２、４、７のいずれか一つであってもよい。

［実施例の効果］
本考案の実施例によれば、上述したテストモード制御器及びセルフテストを有する電子装置によって生成された第２の制御信号により、チップのテストモード又は通常モードにおける動作を制御することができ、従来のようにチップにテストピンを設ける必要がないため、従来のチップのテストピンによって達成できるテスト時間の短縮効果を図ることが可能である。また、チップ面積及びパッケージコストを節約することができる。

上述したものは、本考案の好ましい実施例に過ぎず、本考案の実施の範囲を限定するためのものではない。本考案の明細書及び図面内容に基づいてなされた均等な変更および付加は、いずれも本考案の登録請求の範囲内に含まれるものとする。

本考案の実施例に係るテストモード制御器及びセルフテストを有する電子装置は、セルフテストを必要とするさまざまな電子製品に適用することができるので、産業上極めて有用である。

１ 従来の単セルリチウム電池保護回路
１０ 単セルリチウム電池
１１ 単セルリチウム電池保護チップ
１２ パワートランジスタ回路
Ｃ１ コンデンサー
Ｒ１、Ｒ２ 抵抗
Ｍ１、Ｍ２ パワートランジスタ
Ｄ１、Ｄ２ ダイオード
ＯＣ、ＯＤ パワートランジスタ制御ピン
ＶＣＣ 電源信号ピン
ＧＮＤ 接地ピン
ＣＳ 電源指示電圧ピン
ＴＤ テストピン
２、４、７ テストモード制御器
２１、４１ 制御信号生成器
２２、４２、７２ イネーブル信号生成器
２３、４３ ラッチ器
４１１ 比較器
４２１ スタート信号生成器
４２２ バッファー
４２３ インバータ
４２４ 論理ＡＮＤゲート
４２５ 時間制御回路
４２６ 論理ＯＲゲート
４２７ 遅延ユニット
９ セルフテストを有する電子装置
９０ テストモード制御器
９１ チップ

Claims (10)

1. 電源信号及び第２の制御信号を受信し、第１のイネーブル信号及び第２のイネーブル信号を生成するイネーブル信号生成器と、
   電源指示電圧及び参考電圧を受信し、前記第１のイネーブル信号がイネーブルである場合、前記電源指示電圧及び前記参考電圧に基づいて第１の制御信号を生成する制御信号生成器と、
   前記第２のイネーブル信号によって制御され、前記第２のイネーブル信号がイネーブルである場合、前記第１の制御信号に基づいて、チップのテストモード又は通常モードにおける動作を制御する第２の制御信号を出力するラッチ器、とを備えることを特徴とするテストモード制御器。
2. 前記イネーブル信号生成器は、前記電源信号が第１のレベルから第２のレベルに変化した時に、前記第２のイネーブル信号をスタート時間分だけ持続的にイネーブルさせ、前記スタート時間が終了した後の所定のテスト時間後に、前記第２のイネーブル信号をパルス時間分だけ一時的にイネーブルさせ、前記電源信号が第１のレベルから第２のレベルに変化した時に、前記第１のイネーブル信号を前記スタート時間及び遅延時間分だけ持続的にイネーブルさせるイネーブル信号生成器である、請求項１に記載されたテストモード制御器。
3. 前記制御信号生成器は、前記第１のイネーブル信号がディスイネーブルである場合、前記第１のレベルにおける前記第１の制御信号を出力する制御信号生成器である、請求項１に記載されたテストモード制御器。
4. 前記制御信号生成器は、前記第１のイネーブル信号によって制御される比較器を備え、前記比較器の負入力端及び正入力端に前記電源指示電圧及び前記参考電圧がそれぞれ受信され、前記第１のイネーブル信号がイネーブルで且つ前記参考電圧が前記電源指示電圧より大きい場合、前記第２のレベルにおける前記第１の制御信号を生成し、前記第１のイネーブル信号がディスイネーブルである場合、前記第１のレベルにおける前記第１の制御信号を出力する制御信号生成器である、請求項３に記載されたテストモード制御器。
5. 前記イネーブル信号生成器は、前記電源信号が第１のレベルから第２のレベルに変化した時に、前記スタート時間内において第１のレベルから第２のレベルに徐々に上昇するプリスタート信号を生成し、該プリスタート信号に基づいて、前記スタート時間内において前記第１のレベルであり、前記スタート時間の終了後に前記第２のレベルであるスタート信号と、該スタート信号の逆方向信号である逆方向スタート信号であって、前記第２のレベルから前記第１のレベルに変化していない場合には前記第１のイネーブル信号が出力され、前記第２のレベルから前記第１のレベルに変化した場合には、前記遅延時間だけ遅延させるとともに前記第１のイネーブル信号が出力される逆方向スタート信号とを生成し、前記スタート信号及び前記第２の制御信号に対して論理積の演算を行うことにより時間制御イネーブル信号を生成し、該時間制御イネーブル信号がイネーブルである場合、前記テスト時間をカウントするとともに、前記テスト時間が終了した後に前記パルス時間だけ一時的にイネーブルされるタイマー出力信号を生成し、該タイマー出力信号及び前記逆方向スタート信号に対して論理和の演算を行うことにより前記第２のイネーブル信号を生成するイネーブル信号生成器である、請求項１又は２に記載されたテストモード制御器。
6. 前記イネーブル信号生成器は、
   前記電源信号が第１のレベルから第２のレベルに変化した時にスタート時間内において第１のレベルから第２のレベルに徐々に上昇するプリスタート信号を生成するためのスタート信号生成器と、
   前記プリスタート信号を緩衝するとともに、前記スタート時間内において前記第１のレベルであり、前記スタート時間の終了後に前記第２のレベルであるスタート信号を出力するためのバッファーと、
   前記スタート信号を受信するとともに、前記スタート信号の逆方向信号である逆方向スタート信号を出力するためのインバータと、
   前記逆方向スタート信号を受信し、前記逆方向スタート信号が前記第２のレベルから前記第１のレベルに変化していない時に、前記逆方向スタート信号を前記第１の制御信号として出力し、前記逆方向スタート信号が前記第２のレベルから前記第１のレベルに変化した時に、前記逆方向スタート信号を前記遅延時間だけ遅延させた後、前記第１のイネーブル信号として出力する遅延ユニットと、
   前記スタート信号及び前記第２の制御信号に対して論理積の演算を行うことにより、時間制御イネーブル信号を生成するための論理ＡＮＤゲートと、
   前記時間制御イネーブル信号がイネーブルである場合、前記テスト時間をカウントするとともに、前記テスト時間が終了した後に前記パルス時間だけ一時的にイネーブルされるタイマー出力信号を出力する時間制御回路と、
   前記タイマー出力信号及び前記逆方向スタート信号に対して論理和の演算を行うことにより、前記第２のイネーブル信号を生成するための論理ＯＲゲート、とを備えるイネーブル信号生成器である、請求項２に記載されたテストモード制御器。
7. 前記イネーブル信号生成器は、前記電源信号が第１のレベルから第２のレベルに徐々に上昇した上昇時間内において、前記第２のイネーブル信号を前記上昇時間だけ持続的にイネーブルさせ、前記上昇時間が終了した後の所定のテスト時間後に、前記第２のイネーブル信号をパルス時間だけ一時的にイネーブルさせるとともに、前記電源信号が前記第１のレベルから前記第２のレベルに徐々に上昇した前記上昇時間内において、前記第１のイネーブル信号を前記上昇時間及び前記遅延時間分だけ持続的にイネーブルさせるイネーブル信号生成器である、請求項１に記載されたテストモード制御器。
8. 前記イネーブル信号生成器は、前記電源信号に基づいて前記上昇時間内において前記第１のレベルであり、前記上昇時間の終了後に前記第２のレベルであるスタート信号と、該スタート信号の逆方向信号である逆方向スタート信号であって、前記第２のレベルから前記第１のレベルに変化していない場合には、前記第１のイネーブル信号を直接出力し、前記第２のレベルから前記第１のレベルに変化した場合には、前記遅延時間だけ遅延させるとともに前記第１のイネーブル信号を出力する逆方向スタート信号とを発生させ、前記スタート信号及び前記第２の制御信号に対して論理積の演算を行うことにより時間制御イネーブル信号を生成し、前記時間制御イネーブル信号がイネーブルである場合、前記テスト時間をカウントするとともに、前記テスト時間が終了した後にテスト時間の終了後に前記パルス時間分だけ一時的にイネーブルされるタイマー出力信号を生成し、前記タイマー出力信号及び前記逆方向スタート信号に対して論理和の演算を行うことにより、前記第２のイネーブル信号を生成するイネーブル信号生成器である、請求項７に記載されたテストモード制御器。
9. 前記イネーブル信号生成器は、
   前記電源信号を緩衝するとともに、前記上昇時間内において前記第１のレベルであり、前記上昇時間の終了後に前記第２のレベルである、スタート信号を出力するためのバッファーと、
   前記スタート信号を受信するとともに、前記スタート信号の逆方向信号である逆方向スタート信号を出力するためのインバータと、
   前記逆方向スタート信号を受信し、前記逆方向スタート信号が前記第２のレベルから前記第１のレベルに変化していない場合には、前記逆方向スタート信号を前記第１の制御信号として出力し、前記逆方向スタート信号が前記第２のレベルから前記第１のレベルに変化した場合には、前記逆方向スタート信号を前記遅延時間だけ遅延させるとともに前記第１のイネーブル信号として出力する遅延ユニットと、
   前記スタート信号及び前記第２の制御信号に対して論理積の演算を行うことにより、時間制御イネーブル信号を生成するための論理ＡＮＤゲートと、
   前記時間制御イネーブル信号がイネーブルである場合、前記テスト時間をカウントするとともに、前記テスト時間が終了した後、前記パルス時間だけ一時的にイネーブルされるタイマー出力信号を出力するための時間制御回路と、
   前記タイマー出力信号及び前記逆方向スタート信号に対して論理和の演算を行うことにより、前記第２のイネーブル信号を生成するための論理ＯＲゲート、とを備えるイネーブル信号生成器である、請求項７に記載されたテストモード制御器。
10. テストモード又は通常モードにおける動作を決定するための第２の制御信号を受信するチップと、
    電源信号を受信するとともに第１のイネーブル信号及び第１のイネーブル信号を生成するためのイネーブル信号生成器と、電源指示電圧及び参考電圧を受信し、前記第１のイネーブル信号がイネーブルである場合、前記電源指示電圧及び前記参考電圧に基づいて第１の制御信号を生成するための制御信号生成器と、第２のイネーブル信号によって制御され、前記第２のイネーブル信号がイネーブルである場合、前記第１の制御信号に基づいて第２の制御信号を出力するためのラッチ器とを含むテストモード制御器、
    とを備えることを特徴とする、セルフテスト機能を有する電子装置。