JP4425537B2 - 試験装置、及び試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、被試験デバイスのセットアップ試験又はホールド試験を行う試験装置に関する。特に、本発明はセットアップ試験又はホールド試験を効率よく行うことのできる試験装置に関する。
【０００２】
【従来の技術】
近年、電子デバイスにおける動作速度の高速化、及び低価格化に対する要求が著しい。動作速度の高速化に伴い、電子デバイス間のデータの受け渡しにおけるセットアップタイム、及びホールドタイムの確保が困難になっている。
【０００３】
電子デバイスに対して、クロックを基準として外部データの書き込みを行う場合、外部データを確実に電子デバイスに書き込むためには、外部データがクロックのエッジよりも所定の時間以上前に安定していなければならない。当該所定の時間を、セットアップタイムという。また、外部データがクロックのエッジから所定の時間以上経過するまで安定していなければならない。当該所定の時間をホールドタイムという。セットアップタイム及びホールドタイムの条件を満たさない場合、電子デバイスにおいてデータの保持が正しく行えない場合がある。
【０００４】
このため、電子デバイスに対して、セットアップタイム及びホールドタイムを確保しているかを試験する必要がある。この試験は、試験装置を用いて行われる。近年、電子デバイスの製造コストにおいて、これらの電子デバイスの試験費用のしめる割合が増大している。このため、試験費用を低減するために、試験時間の短縮化、及び試験精度の向上が求められている。
【０００５】
従来の試験装置では、電子デバイスに対して外部データを書き込むために必要なセットアップタイムを、クロックに対する外部データの位相を徐々にシフトさせ、電子デバイスに外部データを正しく書き込むことができたかをそれぞれ判定することにより測定している。また、ホールドタイムについても、同様な方法で測定している。外部データは、試験装置が生成するタイミング信号に応じて電子デバイスに供給される。このため、セットアップタイム及びホールドタイムを測定するためには、位相が徐々にシフトする複数のタイミング信号を生成する必要がある。
【０００６】
試験装置は、タイミング信号を生成するべきタイミングを示すタイミング設定データを書き込むべき外部データに対応して格納し、当該タイミング設定データに応じてタイミング信号を生成している。つまり、セットアップタイム及びホールドタイムを測定するためには、複数のタイミング信号のそれぞれに対応するタイミング設定データを格納する必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、生成するべき複数のタイミング信号の全てに対応するタイミング設定データを、全て格納することは困難である。つまり、全てのタイミング設定データを格納するためには、膨大なメモリ容量が必要となる。従来の試験装置においては、数個程度のタイミング設定データを格納できるレジスタを有している。位相が徐々にシフトするタイミング信号を生成する場合、レジスタに格納したタイミング設定データを順次書き換える必要がある。
【０００８】
しかし、レジスタに新たなタイミング設定データを書き込むためには、試験装置から電子デバイスに印加する試験パターンを停止して書き込む必要があるため、電子デバイスの試験においてデッドタイムが生じている。このため、電子デバイスの試験時間の増大を招いている。更に、電子デバイスの製造コストの増大を招いている。
【０００９】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、与えられたクロック信号に応じて、与えられたデータ信号を記憶する被試験デバイスのセットアップ試験又はホールド試験を行う試験装置であって、セットアップ試験又はホールド試験の開始前に予め与えられた第１オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、セットアップ試験又はホールド試験の試験中に順次生成するタイミング発生部と、クロック信号及びデータ信号を生成するパターン発生部と、クロック信号に対するデータ信号の位相を、順次生成されたタイミング信号に応じて順次シフトし、クロック信号及び位相シフトされたデータ信号を被試験デバイスに順次供給する波形整形部と、被試験デバイスがデータ信号を記憶した記憶データに基づいて、被試験デバイスのセットアップタイム又はホールドタイムを算出する判定部とを備えることを特徴とする試験装置を提供する。
【００１１】
タイミング発生部は、波形整形部が被試験デバイスにデータ信号を供給する毎に、異なるタイミングを示すタイミング信号を生成することが好ましい。また、タイミング発生部は、第１オフセット値に基づいて、クロック信号に対する位相シフト量が第１オフセット値ずつ増加する複数のタイミング信号を順次生成することが好ましい。
【００１２】
タイミング発生部は、第１オフセット値を格納するオフセットメモリと、オフセットメモリが格納した第１オフセット値に基づいて、第１オフセット値ずつ増加する加算値を順次算出する演算部と、加算値に応じて位相シフトしたタイミング信号を順次生成する信号生成部とを有してよい。
【００１３】
判定部は、波形整形部がクロック信号及びデータ信号を被試験デバイスに供給する毎に、被試験デバイスが記憶した記憶データを読み出し、読み出したそれぞれの記憶データと、位相シフト量とを対応付けて格納する解析メモリを有してよい。
【００１４】
解析メモリは、位相シフト量として、対応するデータ信号が、セットアップ試験又はホールド試験において何番目に被試験デバイスに供給されたかを格納してよい。
【００１５】
判定部は、記憶データのそれぞれと、被試験デバイスから読み出されるべき期待値信号とを比較し、記憶データと期待値信号との比較結果と、対応する位相シフト量とに基づいて、被試験デバイスがデータ信号を記憶するために必要なセットアップタイム又はホールドタイムを算出してよい。
【００１６】
演算部は、加算値の初期値を格納するタイミングメモリと、第１オフセット値ずつ値が増加するシフト値を順次算出するシフト値算出器と、初期値とシフト値とを加算し、加算値を順次算出する加算器とを有してよい。
【００１７】
シフト値算出器は、第１オフセット値を受け取り、与えられた基準クロックに応じて受け取った第１オフセット値を第１出力信号として出力する第１出力器と、第１オフセット値の２倍の値を示す第２オフセット値を算出する第１算出器と、第２オフセット値を受け取り、与えられた基準クロックに応じて受け取った第２オフセット値を第２出力信号として出力する第２出力器と、第２出力信号に、オフセットメモリに格納された第１オフセット値を加算し、第１出力器に新たに第１オフセット値として供給する第２算出器と、第２出力信号に、第１算出器が算出した第２オフセット値を加算し、第２出力器に新たに第２オフセット値として供給する第３算出器とを有し、第１出力信号と第２出力信号を、加算値として交互に出力してよい。
【００１８】
解析メモリは、位相シフト量として、第１オフセット値を何回加算して、対応する加算値を算出したかを示す値を格納してよい。
【００１９】
本発明の第２の形態においては、与えられたクロック信号に応じて、与えられたデータ信号を記憶する被試験デバイスのセットアップ試験又はホールド試験を行う試験方法であって、セットアップ試験又はホールド試験の開始前に予め与えられた第１オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、セットアップ試験又はホールド試験の試験中に順次生成するタイミング発生段階と、クロック信号及びデータ信号を生成するパターン発生段階と、クロック信号に対するデータ信号の位相を、順次生成されたタイミング信号に応じて順次シフトし、クロック信号及び位相シフトされたデータ信号を被試験デバイスに順次供給する波形整形段階と、被試験デバイスがデータ信号を記憶した記憶データに基づいて、被試験デバイスのセットアップタイム又はホールドタイムを算出する判定段階とを備えることを特徴とする試験方法を提供する。
【００２０】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００２１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２２】
図１は、本発明の実施形態に係る、試験装置１００の構成の一例を示す。試験装置１００は、与えられたクロック信号に応じて与えられたデータ信号を記憶する被試験デバイス２００のセットアップ試験又はホールド試験を行う。また、試験装置１００は、タイミング発生部４０、パターン発生部１０、波形整形部２０、及び判定部３０を備える。
【００２３】
タイミング発生部４０は、セットアップ試験又はホールド試験の開始前に予め与えられた第１オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、セットアップ試験又はホールド試験の試験中に順次生成する。例えば、タイミング発生部４０は、第１オフセット値に基づいて、複数のタイミング信号を演算により順次生成する。本例において、タイミング発生部４０は、第１オフセット値に基づいて、位相シフト量が第１オフセット値ずつ増加する複数のタイミング信号を順次生成する。
【００２４】
ここで、セットアップ試験又はホールド試験の開始前とは、セットアップタイム又はホールドタイムを測定するために、被試験デバイス２００にクロック信号及びデータ信号の供給を開始する前を指す。また、セットアップ試験又はホールド試験の試験中とは、セットアップタイム又はホールドタイムを測定するために必要な全てのクロック信号及びデータ信号を、被試験デバイス２００に供給し始めてから供給を終了するまでの状態を指す。
【００２５】
パターン発生部１０は、被試験デバイス２００に供給するクロック信号及びデータ信号を生成する。波形整形部２０は、クロック信号に対するデータ信号の位相を、タイミング発生部４０が順次生成したタイミング信号に応じて順次シフトし、クロック信号及び位相シフトされたデータ信号を被試験デバイス２００に順次供給する。
【００２６】
被試験デバイス２００は、与えられたクロック信号に応じて与えられたデータ信号を順次記憶する。判定部３０は、被試験デバイス２００がデータ信号を順次記憶した記憶データに基づいて、被試験デバイス２００に対してデータ信号を書き込むために必要なセットアップタイム又はホールドタイムを算出する。つまり、判定部３０は、被試験デバイス２００にデータ信号が正しく記憶されたかを、それぞれのクロック信号及び位相シフトされたデータ信号に対して判定し、判定結果に基づいてセットアップタイム又はホールドタイムを算出する。
【００２７】
本例における試験装置１００によれば、第１オフセット値に基づいて複数のタイミング信号を生成するため、生成するべき複数のタイミング信号に対応する複数のタイミング設定データを格納する必要がない。つまり、従来の試験装置に比べ、メモリ容量を低減することができる。また、試験中にタイミング設定データを書き換える必要がないため、セットアップ試験及びホールド試験を効率よく行うことができる。
【００２８】
図２は、セットアップ試験の一例を説明する図である。セットアップ試験において、試験装置１００は、クロック信号と、クロック信号に対して位相が徐々にシフトするデータ信号とを、被試験デバイス２００に供給する。被試験デバイス２００は、クロック信号のエッジに応じて、データ信号の値を記憶する。図２に示すように、試験装置１００は、それぞれのクロック信号及び位相シフトされたデータ信号に対して、被試験デバイス２００が記憶した記憶データを読み込み、読み込んだ記憶データに基づいて、被試験デバイス２００がデータ信号を記憶するために必要なセットアップタイムを測定する。
【００２９】
試験装置１００は、読み込んだ記憶データが、供給したデータ信号と同一の値を取るか否かを判定し、記憶データとデータ信号とが異なる値を取るまで、データ信号の位相をシフトする。例えば、試験装置１００は、データ信号の出力からクロック信号の立ち上がりまでの時間が徐々に短くなるように、データ信号の位相をシフトする。これにより、記憶データとデータ信号とが異なる値を取る場合の、直前に供給したデータ信号の位相シフト量から、セットアップタイムを測定することができる。
【００３０】
図３は、判定部３０の構成の一例を示す。判定部３０は、レベル比較器３２、論理比較器３４、解析メモリ３６、フェイルメモリ２８、及びカウンタ３８を有する。
【００３１】
レベル比較器３２は、被試験デバイスの記憶データを順次受け取り、記憶データの値を検出する。例えば、レベル比較器３２には、ストローブ信号が与えられ、ストローブ信号のタイミングにおける記憶データの値が、ＨレベルかＬレベルかを検出する。
【００３２】
論理比較器３４は、レベル比較器３２において検出された記憶データの値が、期待値信号と同一であるか否かを比較する。期待値信号は、被試験デバイス２００に供給されたデータ信号であってよい。
【００３３】
フェイルメモリ２８は、論理比較器３４における比較結果を格納する。また、判定部３０は、波形整形部２０がクロック信号及びデータ信号を被試験デバイス２００に供給する毎に、被試験デバイス２００が記憶した記憶データを読み出す。解析メモリ３６は、読み出したそれぞれの記憶データと、供給したデータ信号の位相シフト量とを対応付けて格納する。また、解析メモリ３６は、記憶データが期待値信号と一致する比較結果から、記憶データが期待値信号と一致しない比較結果に変化した場合に、対応するデータ信号の位相シフト量を格納してもよい。
【００３４】
カウンタ３８には、データ信号を位相シフトする毎に信号が与えられ、カウンタ３８はデータ信号を位相シフトした回数を計数する。解析メモリ３６は、カウンタ３８が計数した信号の回数を、位相シフト量として格納する。位相シフト回数と、第１オフセット値とを乗算することにより、データ信号の位相シフト量を算出することができる。
【００３５】
また、カウンタ３８は、対応するデータ信号が、セットアップ試験又はホールド試験において何番目に被試験デバイス２００に供給されたかを計数してもよい。この場合、解析メモリ３６は、位相シフト量として、対応するデータ信号が、セットアップ試験又はホールド試験において何番目に被試験デバイス２００に供給されたかを格納する。判定部３０は、解析メモリ３６が格納した位相シフト量に基づいて、セットアップタイム又はホールドタイムを算出する手段を更に有してもよい。
【００３６】
図４は、試験装置１００の動作の一例を説明するフローチャートである。まず、Ｓ３００で第１オフセット値を取得する。次に、Ｓ３０２でセットアップ試験又はホールド試験を開始する。
【００３７】
次に、Ｓ３０４で、タイミング発生部４０が、被試験デバイス２００に供給するべきデータ信号の位相シフト量を算出する。次にＳ３０６で、波形整形部２０が、Ｓ３０４において算出した位相シフト量に基づいてデータ信号を位相シフトする。そして、クロック信号と位相シフトしたデータ信号とを被試験デバイス２００に供給する。
【００３８】
次にＳ３０８で、被試験デバイス２００が記憶した記憶データを読み出し、判定部３０に供給する。次にＳ３１０で、判定部３０は、読み出した記憶データが変化したか否かを判定する。つまり、判定部３０は、読み出した記憶データが、期待値と一致する状態から期待値と一致しない状態に変化したかを判定する。そして、読み出した記憶データが期待値と一致しない状態に変化した場合、Ｓ３１２において、判定部３０は、対応するデータ信号の位相シフト量に基づいて、セットアップタイム又はホールドタイムを算出する。
【００３９】
読み出した記憶データが期待値と一致する場合、次に被試験デバイス２００に供給するべきデータ信号の位相シフト量を算出し、記憶データが変化するまで上述した処理を繰り返す。
【００４０】
図５は、タイミング発生部４０の構成の一例を示す。タイミング発生部４０は、オフセットメモリ４２、演算部４４、信号生成部４６、及びセットリセットラッチ５６を有する。
【００４１】
オフセットメモリ４２は、第１オフセット値を格納する。演算部４４は、オフセットメモリ４２が格納した第１オフセット値に基づいて、第１オフセット値ずつ増加する加算値を順次算出する。信号生成部４６及びセットリセットラッチ５６は、演算部４４が順次算出した加算値に応じて位相シフトしたタイミング信号を順次生成する。本例において、信号生成部４６及びセットリセットラッチ５６は、加算値に応じて基準クロックを遅延させ、タイミング信号を生成する。
【００４２】
信号生成部４６は、タイミング信号の立ち上がりエッジを生成するためのセット信号とリセット信号とを生成し、セットリセットラッチ５６は、セット信号及びリセット信号に基づいて、タイミング信号を生成する。
【００４３】
また、演算部４４は、信号生成部４６にセット信号とリセット信号とを生成させるための、セット信号用加算値と、リセット信号用加算値とを生成する。信号生成部４６は、セット信号を生成するためのカウンタ４８−１、リニアライズメモリ５４−１、論理積回路５０−１、及び可変遅延回路５２−１を有する。
【００４４】
演算部４４は、複数のビットより構成されるディジタルデータの加算値を出力する。カウンタ４８−１は、加算値の上位ビットと基準クロックとを受け取り、基準クロックの立ち上がりエッジ又は立ち下がりエッジを計数し、加算値の上位ビットに示される回数、基準クロックのエッジを計数した場合に、論理積回路５０−１に１を出力する。論理積回路５０−１は、カウンタ４８−１から１を受け取る毎に、可変遅延回路５２−１に所定の信号を供給する。本例において、論理積回路５０−１は、基準クロックを可変遅延回路５２−１に供給する。つまり、カウンタ４８−１及び論理積回路５０−１は、基準クロックの周期の整数倍の遅延を生成する。
【００４５】
リニアライズメモリ５４−１は、加算値の下位ビットを受け取り、加算値の下位ビットに基づいて、可変遅延回路５２−１の遅延量を制御する。つまり、リニアライズメモリ５４−１及び可変遅延回路５２−１は、加算値に示される遅延量のうち、基準クロックの周期以下の微小遅延を生成する。可変遅延回路５２−１は、遅延させた信号をセットリセットラッチ５６のセット端子に供給する。
【００４６】
また、信号生成部４６は、リセット信号を生成するための、カウンタ４８−２、リニアライズメモリ５４−２、論理積回路５０−２、及び可変遅延回路５２−２を有する。これらにより、セット信号を生成する場合と同様に、リセット信号を生成し、セットリセットラッチ５６のリセット端子に、リセット信号を供給する。
【００４７】
本例におけるタイミング発生部４０によれば、オフセットメモリ４２が格納した第１オフセット値に基づいて、演算部４４が徐々に値が増加する加算値を算出し、信号生成部４６及びセットリセットラッチ５６が加算値に基づいてタイミング信号を生成するため、位相が徐々にシフトするタイミング信号を容易に生成することができる。また、タイミング信号を生成するために、第１オフセット値のみを格納すればよいため、タイミング信号の全てのタイミングをメモリに格納する場合に比べ、メモリ容量を低減することができる。また、オフセットメモリ４２に格納した第１オフセット値を書き換える必要がないため、連続してタイミング信号を生成することができる。このため、セットアップ試験又はホールド試験において、試験を停止せずに連続して実行することができる。
【００４８】
図６は、演算部４４の構成の一例を示す。演算部４４は、セット信号用加算値を算出するセット信号用演算部５８−１と、リセット信号用加算値を算出するリセット信号用演算部５８−２とを有する。
【００４９】
セット信号用演算部５８−１は、タイミングメモリ６０、シフト値算出器７０、フリップフロップ６２、加算器６６、フリップフロップ６８、及び加算器６４を有する。タイミングメモリ６０は、生成するべきセット信号用加算値の初期値を格納する。また、シフト値算出器７０は、オフセットメモリ４２が格納した第１オフセット値に基づいて、徐々に値が増加するシフト値を順に算出する。
【００５０】
加算器６６は、シフト値算出器７０が算出したシフト値に、与えられるレートデータの値を加算し、フリップフロップ６８に供給する。また、タイミングメモリ６０は、格納した初期値をフリップフロップ６２に供給する。例えば、セット信号用加算値を１８ビットのディジタルデータとして出力する場合、タイミングメモリ６０は、１８ビットの初期値を格納し、シフト値算出器７０は、シフト値を９ビットのディジタルデータとして出力する。
【００５１】
フリップフロップ６２及びフリップフロップ６８は、受け取ったデータを同期して加算器６４に供給する。加算器６４は、初期値の下位ビットにシフト値を加算して出力する。例えば、加算器６４は、初期値の下位９ビットに、シフト値を加算し、セット信号用加算値として出力する。
【００５２】
また、リセット信号用演算部５８−２は、セット信号用演算部５８−１と同一の構成を有する。本例において、セット信号用演算部５８−１とリセット信号用演算部５８−２のタイミングメモリ６０には、同一の初期値が与えられ、それぞれのシフト値算出器７０は、略同一のシフト値を算出する。また、リセット信号用演算部５８−２の加算器６６には、セット信号用演算部５８−１の加算器６６に与えられるレートデータより、生成するべきタイミング信号のパルス幅だけ大きいレートデータが与えられる。これにより、セットリセットラッチ５６において、所望のパルス幅を有するタイミング信号を生成することができる。これらの場合、セット信号用演算部５８−１及びリセット信号用演算部５８−２は、共通のタイミングメモリ及びシフト値算出器７０を有してよい。
【００５３】
また、他の例においては、演算部４４は、リセット信号用演算部５８−２を有さなくてもよい。この場合、セット信号用演算部５８−１が算出した加算値の上位ビットは、カウンタ４８−１及びカウンタ４８−２に与えられ、加算値の下位ビットは、リニアライズメモリ５４−１及びリニアライズメモリ５４−２に与えられる。例えば、リニアライズメモリ５４−１とリニアライズメモリ５４−２とに同一の値が与えられた場合に、可変遅延回路５２−２が、可変遅延回路５２−１より所定の時間だけ大きい遅延を生成するように、それぞれのリニアライズメモリ５４を予めイニシャライズ又はアジャストすることにより、所定の時間のパルス幅を有するタイミング信号を生成することができる。
【００５４】
図６において説明した演算部４４によれば、徐々に値の増加する加算値を効率よく算出することができる。例えば、算出するべき加算値の全てを予めタイミングメモリ６０に格納しておく場合に比べ、メモリ容量を低減することができる。また、本例における演算部４４においては、セット信号又はリセット信号を生成するためのセット信号用演算部５８−１とリセット信号用演算部５８−２とを一つずつ有していたが、他の例においては、セット信号用演算部５８−１とリセット信号用演算部５８−２とを２つずつ有していてもよい。この場合、２つのセット信号用演算部５８−１をインターリーブ動作させ、２つのリセット信号用演算部５８−２をインターリーブ動作させることにより、演算部４４は、より高速に動作することができる。
【００５５】
図７は、シフト値算出器７０の構成の一例を示す。シフト値算出器７０は、複数の論理積回路（７２、７４、７６、８０、８８、９０）、複数の加算器（７８、８８、９０）、及び複数のフリップフロップ（８２、８４、９４、９６）を有する。
【００５６】
論理積回路７２は、オフセットメモリ４２から第１オフセット値を受け取り、論理積回路７６及び加算器７８に出力する。また、論理積回路７２には、受け取った第１オフセット値を出力するか否かを制御するためのコマンド信号１−１が与えられる。受け取った第１オフセット値を出力しない場合、論理積回路７２には、コマンド信号１−１として零が与えられる。
【００５７】
論理積回路７４は、オフセットメモリ４２から第１オフセット値を受け取り、加算器７８に出力する。また、論理積回路７４には、受け取った第１オフセット値を出力するか否かを制御するためのコマンド信号１−２が与えられる。
【００５８】
本発明に係る第１算出器の一例である加算器７８は、論理積回路７２と論理積回路７４とが出力した信号を加算し、論理積回路８０に出力する。つまり、コマンド信号１−１及びコマンド信号１−２が１である場合、加算器７８は、第１オフセット値の２倍の値を示す第２オフセット値を出力する。
【００５９】
論理積回路７６は受け取った信号をフリップフロップ８２に出力する。また、論理積回路７６には、受け取った信号をフリップフロップ８２に出力するか否かを制御するコマンド信号２−１が与えられる。また、論理積回路８０は受け取った信号をフリップフロップ８４に出力する。論理積回路８０には、受け取った信号をフリップフロップ８４に出力するか否かを制御するコマンド信号２−２が与えられる。本例において、コマンド信号２−１、コマンド信号２−２には０が与えられる。
【００６０】
フリップフロップ８２及びフリップフロップ８４は、受け取った信号を保持し、且つ同期して出力する。本例において、フリップフロップ８２は第１オフセット値を保持し、フリップフロップ８４は第２オフセット値を保持する。
【００６１】
本発明に係る第１出力器の一例であるフリップフロップ９４は、まず第１オフセット値を受け取り、基準クロックに応じて第１オフセット値を第１出力信号として出力する。また、本発明に係る第２出力器の一例であるフリップフロップ９６は、まず第２オフセット値を受け取り、基準クロックに応じて第２オフセット値を第２出力信号として出力する。
【００６２】
論理積回路８８は、第２出力信号を受け取り、加算器８６に出力する。また、論理積回路８８には、受け取った第２出力信号を出力するか否かを制御するコマンド信号３−１が与えられる。また、論理積回路９０は、第２出力信号を受け取り、加算器９２に出力する。論理積回路９０には、受け取った第２出力信号を出力するか否かを制御するコマンド信号３−１及びコマンド信号３−２が与えられる。
【００６３】
本発明に係る第２算出器の一例である加算器８６は、第２出力信号に、フリップフロップ８２が保持している第１オフセット値を加算し、新たに第１オフセット値としてフリップフロップ９４に出力する。また、加算器９２は、第２出力信号に、フリップフロップ８４が保持している第２オフセット値を加算し、新たに第２オフセット値としてフリップフロップ９６に出力する。
【００６４】
フリップフロップ９４及びフリップフロップ９６は、受け取った第１オフセット値及び第２オフセット値を、順次第１出力信号及び第２出力信号として出力する。シフト値算出器７０は、フリップフロップ９４及びフリップフロップ９６が出力した第１出力信号及び第２出力信号を、交互に加算値として出力する。また、シフト値算出器７０のそれぞれのフリップフロップには、保持している値をリセットするか否かを制御するための制御信号が与えられる。
【００６５】
本例におけるシフト値算出器７０によれば、徐々に値の増加する加算値を容易に生成することができる。また、それぞれのコマンド信号を制御することにより、様々な加算値を生成することができる。また、それぞれのコマンド信号の組み合わせにより、生成した加算値のそれぞれの値が、第１オフセット値を何回加算した値であるかを判定することができる。つまり、それぞれのコマンド信号に、何回０又は１が入力されたかを計数することにより、生成したタイミング信号の位相シフト量を算出することができる。このため、図３において説明したカウンタ３８は、それぞれのコマンド信号として１が入力された回数を計数してもよい。
【００６６】
また、本例におけるシフト値算出器７０は、徐々に値の増加する加算値を生成したが、他の例においては、シフト値算出器７０は、徐々に値の減少する加算値を生成してもよい。本例におけるシフト値算出器７０と同様の構成により、徐々に値の減少する加算値は容易に生成することができる。
【００６７】
図８は、図７において説明したシフト値算出器７０の動作の一例を示すタイミングチャートである。本例において、オフセットメモリ４２には第１オフセット値として１２５ｐｓが格納される。図８に示すように、試験装置１００は、コマンド信号１−１、コマンド信号１−２、コマンド信号２−１、及びコマンド信号２−２の組み合わせにより、フリップフロップ８２が保持する第１オフセット値及びフリップフロップ８４が保持する第２オフセット値を変化させる。
【００６８】
フリップフロップ９４及びフリップフロップ９６は、フリップフロップ８２が保持する第１オフセット値及びフリップフロップ８４が保持する第２オフセット値と、コマンド信号３−１及びコマンド信号３−２とに基づいて、第１出力信号及び第２出力信号を出力する。
【００６９】
上述したように、本例におけるシフト演算器７０によれば、徐々に値の増加する加算値を容易に生成することができる。
【００７０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７１】
【発明の効果】
上記説明から明らかなように、本発明に係る試験装置によれば、セットアップ試験又はホールド試験を効率よく行うことができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】 セットアップ試験の一例を説明する図である。
【図３】 判定部３０の構成の一例を示す。
【図４】 試験装置１００の動作の一例を説明するフローチャートである。
【図５】 タイミング発生部４０の構成の一例を示す。
【図６】 演算部４４の構成の一例を示す。
【図７】 シフト値算出器７０の構成の一例を示す。
【図８】 図７において説明したシフト値算出器７０の動作の一例を示すタイミングチャートである。
【符号の説明】
１０・・・パターン発生部、２０・・・波形整形部、２８・・・フェイルメモリ、３０・・・判定部、３２・・・レベル比較器、３４・・・論理比較器、３６・・・解析メモリ、３８・・・カウンタ、４０・・・タイミング発生部、４２・・・オフセットメモリ、４４・・・演算部、４６・・・信号生成部、４８・・・カウンタ、５０・・・論理積回路、５２・・・可変遅延回路、５４・・・リニアライズメモリ、５６・・・セットリセットラッチ、５８・・・演算部、６０・・・タイミングメモリ、６２・・・フリップフロップ、６４・・・加算器、６６・・・加算器、６８・・・フリップフロップ、７０・・・シフト値算出器、７２・・・論理積回路、７４・・・論理積回路、７６・・・論理積回路、７８・・・加算器、８０・・・論理積回路、８２・・・フリップフロップ、８４・・・フリップフロップ、８６・・・加算器、８８・・・論理積回路、９０・・・論理積回路、９２・・・加算器、９４・・・フリップフロップ、９６・・・フリップフロップ、１００・・・試験装置、２００・・・被試験デバイス
【発明の属する技術分野】
本発明は、被試験デバイスのセットアップ試験又はホールド試験を行う試験装置に関する。特に、本発明はセットアップ試験又はホールド試験を効率よく行うことのできる試験装置に関する。
【０００２】
【従来の技術】
近年、電子デバイスにおける動作速度の高速化、及び低価格化に対する要求が著しい。動作速度の高速化に伴い、電子デバイス間のデータの受け渡しにおけるセットアップタイム、及びホールドタイムの確保が困難になっている。
【０００３】
電子デバイスに対して、クロックを基準として外部データの書き込みを行う場合、外部データを確実に電子デバイスに書き込むためには、外部データがクロックのエッジよりも所定の時間以上前に安定していなければならない。当該所定の時間を、セットアップタイムという。また、外部データがクロックのエッジから所定の時間以上経過するまで安定していなければならない。当該所定の時間をホールドタイムという。セットアップタイム及びホールドタイムの条件を満たさない場合、電子デバイスにおいてデータの保持が正しく行えない場合がある。
【０００４】
このため、電子デバイスに対して、セットアップタイム及びホールドタイムを確保しているかを試験する必要がある。この試験は、試験装置を用いて行われる。近年、電子デバイスの製造コストにおいて、これらの電子デバイスの試験費用のしめる割合が増大している。このため、試験費用を低減するために、試験時間の短縮化、及び試験精度の向上が求められている。
【０００５】
従来の試験装置では、電子デバイスに対して外部データを書き込むために必要なセットアップタイムを、クロックに対する外部データの位相を徐々にシフトさせ、電子デバイスに外部データを正しく書き込むことができたかをそれぞれ判定することにより測定している。また、ホールドタイムについても、同様な方法で測定している。外部データは、試験装置が生成するタイミング信号に応じて電子デバイスに供給される。このため、セットアップタイム及びホールドタイムを測定するためには、位相が徐々にシフトする複数のタイミング信号を生成する必要がある。
【０００６】
試験装置は、タイミング信号を生成するべきタイミングを示すタイミング設定データを書き込むべき外部データに対応して格納し、当該タイミング設定データに応じてタイミング信号を生成している。つまり、セットアップタイム及びホールドタイムを測定するためには、複数のタイミング信号のそれぞれに対応するタイミング設定データを格納する必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、生成するべき複数のタイミング信号の全てに対応するタイミング設定データを、全て格納することは困難である。つまり、全てのタイミング設定データを格納するためには、膨大なメモリ容量が必要となる。従来の試験装置においては、数個程度のタイミング設定データを格納できるレジスタを有している。位相が徐々にシフトするタイミング信号を生成する場合、レジスタに格納したタイミング設定データを順次書き換える必要がある。
【０００８】
しかし、レジスタに新たなタイミング設定データを書き込むためには、試験装置から電子デバイスに印加する試験パターンを停止して書き込む必要があるため、電子デバイスの試験においてデッドタイムが生じている。このため、電子デバイスの試験時間の増大を招いている。更に、電子デバイスの製造コストの増大を招いている。
【０００９】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、与えられたクロック信号に応じて、与えられたデータ信号を記憶する被試験デバイスのセットアップ試験又はホールド試験を行う試験装置であって、セットアップ試験又はホールド試験の開始前に予め与えられた第１オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、セットアップ試験又はホールド試験の試験中に順次生成するタイミング発生部と、クロック信号及びデータ信号を生成するパターン発生部と、クロック信号に対するデータ信号の位相を、順次生成されたタイミング信号に応じて順次シフトし、クロック信号及び位相シフトされたデータ信号を被試験デバイスに順次供給する波形整形部と、被試験デバイスがデータ信号を記憶した記憶データに基づいて、被試験デバイスのセットアップタイム又はホールドタイムを算出する判定部とを備えることを特徴とする試験装置を提供する。
【００１１】
タイミング発生部は、波形整形部が被試験デバイスにデータ信号を供給する毎に、異なるタイミングを示すタイミング信号を生成することが好ましい。また、タイミング発生部は、第１オフセット値に基づいて、クロック信号に対する位相シフト量が第１オフセット値ずつ増加する複数のタイミング信号を順次生成することが好ましい。
【００１２】
タイミング発生部は、第１オフセット値を格納するオフセットメモリと、オフセットメモリが格納した第１オフセット値に基づいて、第１オフセット値ずつ増加する加算値を順次算出する演算部と、加算値に応じて位相シフトしたタイミング信号を順次生成する信号生成部とを有してよい。
【００１３】
判定部は、波形整形部がクロック信号及びデータ信号を被試験デバイスに供給する毎に、被試験デバイスが記憶した記憶データを読み出し、読み出したそれぞれの記憶データと、位相シフト量とを対応付けて格納する解析メモリを有してよい。
【００１４】
解析メモリは、位相シフト量として、対応するデータ信号が、セットアップ試験又はホールド試験において何番目に被試験デバイスに供給されたかを格納してよい。
【００１５】
判定部は、記憶データのそれぞれと、被試験デバイスから読み出されるべき期待値信号とを比較し、記憶データと期待値信号との比較結果と、対応する位相シフト量とに基づいて、被試験デバイスがデータ信号を記憶するために必要なセットアップタイム又はホールドタイムを算出してよい。
【００１６】
演算部は、加算値の初期値を格納するタイミングメモリと、第１オフセット値ずつ値が増加するシフト値を順次算出するシフト値算出器と、初期値とシフト値とを加算し、加算値を順次算出する加算器とを有してよい。
【００１７】
シフト値算出器は、第１オフセット値を受け取り、与えられた基準クロックに応じて受け取った第１オフセット値を第１出力信号として出力する第１出力器と、第１オフセット値の２倍の値を示す第２オフセット値を算出する第１算出器と、第２オフセット値を受け取り、与えられた基準クロックに応じて受け取った第２オフセット値を第２出力信号として出力する第２出力器と、第２出力信号に、オフセットメモリに格納された第１オフセット値を加算し、第１出力器に新たに第１オフセット値として供給する第２算出器と、第２出力信号に、第１算出器が算出した第２オフセット値を加算し、第２出力器に新たに第２オフセット値として供給する第３算出器とを有し、第１出力信号と第２出力信号を、加算値として交互に出力してよい。
【００１８】
解析メモリは、位相シフト量として、第１オフセット値を何回加算して、対応する加算値を算出したかを示す値を格納してよい。
【００１９】
本発明の第２の形態においては、与えられたクロック信号に応じて、与えられたデータ信号を記憶する被試験デバイスのセットアップ試験又はホールド試験を行う試験方法であって、セットアップ試験又はホールド試験の開始前に予め与えられた第１オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、セットアップ試験又はホールド試験の試験中に順次生成するタイミング発生段階と、クロック信号及びデータ信号を生成するパターン発生段階と、クロック信号に対するデータ信号の位相を、順次生成されたタイミング信号に応じて順次シフトし、クロック信号及び位相シフトされたデータ信号を被試験デバイスに順次供給する波形整形段階と、被試験デバイスがデータ信号を記憶した記憶データに基づいて、被試験デバイスのセットアップタイム又はホールドタイムを算出する判定段階とを備えることを特徴とする試験方法を提供する。
【００２０】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００２１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２２】
図１は、本発明の実施形態に係る、試験装置１００の構成の一例を示す。試験装置１００は、与えられたクロック信号に応じて与えられたデータ信号を記憶する被試験デバイス２００のセットアップ試験又はホールド試験を行う。また、試験装置１００は、タイミング発生部４０、パターン発生部１０、波形整形部２０、及び判定部３０を備える。
【００２３】
タイミング発生部４０は、セットアップ試験又はホールド試験の開始前に予め与えられた第１オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、セットアップ試験又はホールド試験の試験中に順次生成する。例えば、タイミング発生部４０は、第１オフセット値に基づいて、複数のタイミング信号を演算により順次生成する。本例において、タイミング発生部４０は、第１オフセット値に基づいて、位相シフト量が第１オフセット値ずつ増加する複数のタイミング信号を順次生成する。
【００２４】
ここで、セットアップ試験又はホールド試験の開始前とは、セットアップタイム又はホールドタイムを測定するために、被試験デバイス２００にクロック信号及びデータ信号の供給を開始する前を指す。また、セットアップ試験又はホールド試験の試験中とは、セットアップタイム又はホールドタイムを測定するために必要な全てのクロック信号及びデータ信号を、被試験デバイス２００に供給し始めてから供給を終了するまでの状態を指す。
【００２５】
パターン発生部１０は、被試験デバイス２００に供給するクロック信号及びデータ信号を生成する。波形整形部２０は、クロック信号に対するデータ信号の位相を、タイミング発生部４０が順次生成したタイミング信号に応じて順次シフトし、クロック信号及び位相シフトされたデータ信号を被試験デバイス２００に順次供給する。
【００２６】
被試験デバイス２００は、与えられたクロック信号に応じて与えられたデータ信号を順次記憶する。判定部３０は、被試験デバイス２００がデータ信号を順次記憶した記憶データに基づいて、被試験デバイス２００に対してデータ信号を書き込むために必要なセットアップタイム又はホールドタイムを算出する。つまり、判定部３０は、被試験デバイス２００にデータ信号が正しく記憶されたかを、それぞれのクロック信号及び位相シフトされたデータ信号に対して判定し、判定結果に基づいてセットアップタイム又はホールドタイムを算出する。
【００２７】
本例における試験装置１００によれば、第１オフセット値に基づいて複数のタイミング信号を生成するため、生成するべき複数のタイミング信号に対応する複数のタイミング設定データを格納する必要がない。つまり、従来の試験装置に比べ、メモリ容量を低減することができる。また、試験中にタイミング設定データを書き換える必要がないため、セットアップ試験及びホールド試験を効率よく行うことができる。
【００２８】
図２は、セットアップ試験の一例を説明する図である。セットアップ試験において、試験装置１００は、クロック信号と、クロック信号に対して位相が徐々にシフトするデータ信号とを、被試験デバイス２００に供給する。被試験デバイス２００は、クロック信号のエッジに応じて、データ信号の値を記憶する。図２に示すように、試験装置１００は、それぞれのクロック信号及び位相シフトされたデータ信号に対して、被試験デバイス２００が記憶した記憶データを読み込み、読み込んだ記憶データに基づいて、被試験デバイス２００がデータ信号を記憶するために必要なセットアップタイムを測定する。
【００２９】
試験装置１００は、読み込んだ記憶データが、供給したデータ信号と同一の値を取るか否かを判定し、記憶データとデータ信号とが異なる値を取るまで、データ信号の位相をシフトする。例えば、試験装置１００は、データ信号の出力からクロック信号の立ち上がりまでの時間が徐々に短くなるように、データ信号の位相をシフトする。これにより、記憶データとデータ信号とが異なる値を取る場合の、直前に供給したデータ信号の位相シフト量から、セットアップタイムを測定することができる。
【００３０】
図３は、判定部３０の構成の一例を示す。判定部３０は、レベル比較器３２、論理比較器３４、解析メモリ３６、フェイルメモリ２８、及びカウンタ３８を有する。
【００３１】
レベル比較器３２は、被試験デバイスの記憶データを順次受け取り、記憶データの値を検出する。例えば、レベル比較器３２には、ストローブ信号が与えられ、ストローブ信号のタイミングにおける記憶データの値が、ＨレベルかＬレベルかを検出する。
【００３２】
論理比較器３４は、レベル比較器３２において検出された記憶データの値が、期待値信号と同一であるか否かを比較する。期待値信号は、被試験デバイス２００に供給されたデータ信号であってよい。
【００３３】
フェイルメモリ２８は、論理比較器３４における比較結果を格納する。また、判定部３０は、波形整形部２０がクロック信号及びデータ信号を被試験デバイス２００に供給する毎に、被試験デバイス２００が記憶した記憶データを読み出す。解析メモリ３６は、読み出したそれぞれの記憶データと、供給したデータ信号の位相シフト量とを対応付けて格納する。また、解析メモリ３６は、記憶データが期待値信号と一致する比較結果から、記憶データが期待値信号と一致しない比較結果に変化した場合に、対応するデータ信号の位相シフト量を格納してもよい。
【００３４】
カウンタ３８には、データ信号を位相シフトする毎に信号が与えられ、カウンタ３８はデータ信号を位相シフトした回数を計数する。解析メモリ３６は、カウンタ３８が計数した信号の回数を、位相シフト量として格納する。位相シフト回数と、第１オフセット値とを乗算することにより、データ信号の位相シフト量を算出することができる。
【００３５】
また、カウンタ３８は、対応するデータ信号が、セットアップ試験又はホールド試験において何番目に被試験デバイス２００に供給されたかを計数してもよい。この場合、解析メモリ３６は、位相シフト量として、対応するデータ信号が、セットアップ試験又はホールド試験において何番目に被試験デバイス２００に供給されたかを格納する。判定部３０は、解析メモリ３６が格納した位相シフト量に基づいて、セットアップタイム又はホールドタイムを算出する手段を更に有してもよい。
【００３６】
図４は、試験装置１００の動作の一例を説明するフローチャートである。まず、Ｓ３００で第１オフセット値を取得する。次に、Ｓ３０２でセットアップ試験又はホールド試験を開始する。
【００３７】
次に、Ｓ３０４で、タイミング発生部４０が、被試験デバイス２００に供給するべきデータ信号の位相シフト量を算出する。次にＳ３０６で、波形整形部２０が、Ｓ３０４において算出した位相シフト量に基づいてデータ信号を位相シフトする。そして、クロック信号と位相シフトしたデータ信号とを被試験デバイス２００に供給する。
【００３８】
次にＳ３０８で、被試験デバイス２００が記憶した記憶データを読み出し、判定部３０に供給する。次にＳ３１０で、判定部３０は、読み出した記憶データが変化したか否かを判定する。つまり、判定部３０は、読み出した記憶データが、期待値と一致する状態から期待値と一致しない状態に変化したかを判定する。そして、読み出した記憶データが期待値と一致しない状態に変化した場合、Ｓ３１２において、判定部３０は、対応するデータ信号の位相シフト量に基づいて、セットアップタイム又はホールドタイムを算出する。
【００３９】
読み出した記憶データが期待値と一致する場合、次に被試験デバイス２００に供給するべきデータ信号の位相シフト量を算出し、記憶データが変化するまで上述した処理を繰り返す。
【００４０】
図５は、タイミング発生部４０の構成の一例を示す。タイミング発生部４０は、オフセットメモリ４２、演算部４４、信号生成部４６、及びセットリセットラッチ５６を有する。
【００４１】
オフセットメモリ４２は、第１オフセット値を格納する。演算部４４は、オフセットメモリ４２が格納した第１オフセット値に基づいて、第１オフセット値ずつ増加する加算値を順次算出する。信号生成部４６及びセットリセットラッチ５６は、演算部４４が順次算出した加算値に応じて位相シフトしたタイミング信号を順次生成する。本例において、信号生成部４６及びセットリセットラッチ５６は、加算値に応じて基準クロックを遅延させ、タイミング信号を生成する。
【００４２】
信号生成部４６は、タイミング信号の立ち上がりエッジを生成するためのセット信号とリセット信号とを生成し、セットリセットラッチ５６は、セット信号及びリセット信号に基づいて、タイミング信号を生成する。
【００４３】
また、演算部４４は、信号生成部４６にセット信号とリセット信号とを生成させるための、セット信号用加算値と、リセット信号用加算値とを生成する。信号生成部４６は、セット信号を生成するためのカウンタ４８−１、リニアライズメモリ５４−１、論理積回路５０−１、及び可変遅延回路５２−１を有する。
【００４４】
演算部４４は、複数のビットより構成されるディジタルデータの加算値を出力する。カウンタ４８−１は、加算値の上位ビットと基準クロックとを受け取り、基準クロックの立ち上がりエッジ又は立ち下がりエッジを計数し、加算値の上位ビットに示される回数、基準クロックのエッジを計数した場合に、論理積回路５０−１に１を出力する。論理積回路５０−１は、カウンタ４８−１から１を受け取る毎に、可変遅延回路５２−１に所定の信号を供給する。本例において、論理積回路５０−１は、基準クロックを可変遅延回路５２−１に供給する。つまり、カウンタ４８−１及び論理積回路５０−１は、基準クロックの周期の整数倍の遅延を生成する。
【００４５】
リニアライズメモリ５４−１は、加算値の下位ビットを受け取り、加算値の下位ビットに基づいて、可変遅延回路５２−１の遅延量を制御する。つまり、リニアライズメモリ５４−１及び可変遅延回路５２−１は、加算値に示される遅延量のうち、基準クロックの周期以下の微小遅延を生成する。可変遅延回路５２−１は、遅延させた信号をセットリセットラッチ５６のセット端子に供給する。
【００４６】
また、信号生成部４６は、リセット信号を生成するための、カウンタ４８−２、リニアライズメモリ５４−２、論理積回路５０−２、及び可変遅延回路５２−２を有する。これらにより、セット信号を生成する場合と同様に、リセット信号を生成し、セットリセットラッチ５６のリセット端子に、リセット信号を供給する。
【００４７】
本例におけるタイミング発生部４０によれば、オフセットメモリ４２が格納した第１オフセット値に基づいて、演算部４４が徐々に値が増加する加算値を算出し、信号生成部４６及びセットリセットラッチ５６が加算値に基づいてタイミング信号を生成するため、位相が徐々にシフトするタイミング信号を容易に生成することができる。また、タイミング信号を生成するために、第１オフセット値のみを格納すればよいため、タイミング信号の全てのタイミングをメモリに格納する場合に比べ、メモリ容量を低減することができる。また、オフセットメモリ４２に格納した第１オフセット値を書き換える必要がないため、連続してタイミング信号を生成することができる。このため、セットアップ試験又はホールド試験において、試験を停止せずに連続して実行することができる。
【００４８】
図６は、演算部４４の構成の一例を示す。演算部４４は、セット信号用加算値を算出するセット信号用演算部５８−１と、リセット信号用加算値を算出するリセット信号用演算部５８−２とを有する。
【００４９】
セット信号用演算部５８−１は、タイミングメモリ６０、シフト値算出器７０、フリップフロップ６２、加算器６６、フリップフロップ６８、及び加算器６４を有する。タイミングメモリ６０は、生成するべきセット信号用加算値の初期値を格納する。また、シフト値算出器７０は、オフセットメモリ４２が格納した第１オフセット値に基づいて、徐々に値が増加するシフト値を順に算出する。
【００５０】
加算器６６は、シフト値算出器７０が算出したシフト値に、与えられるレートデータの値を加算し、フリップフロップ６８に供給する。また、タイミングメモリ６０は、格納した初期値をフリップフロップ６２に供給する。例えば、セット信号用加算値を１８ビットのディジタルデータとして出力する場合、タイミングメモリ６０は、１８ビットの初期値を格納し、シフト値算出器７０は、シフト値を９ビットのディジタルデータとして出力する。
【００５１】
フリップフロップ６２及びフリップフロップ６８は、受け取ったデータを同期して加算器６４に供給する。加算器６４は、初期値の下位ビットにシフト値を加算して出力する。例えば、加算器６４は、初期値の下位９ビットに、シフト値を加算し、セット信号用加算値として出力する。
【００５２】
また、リセット信号用演算部５８−２は、セット信号用演算部５８−１と同一の構成を有する。本例において、セット信号用演算部５８−１とリセット信号用演算部５８−２のタイミングメモリ６０には、同一の初期値が与えられ、それぞれのシフト値算出器７０は、略同一のシフト値を算出する。また、リセット信号用演算部５８−２の加算器６６には、セット信号用演算部５８−１の加算器６６に与えられるレートデータより、生成するべきタイミング信号のパルス幅だけ大きいレートデータが与えられる。これにより、セットリセットラッチ５６において、所望のパルス幅を有するタイミング信号を生成することができる。これらの場合、セット信号用演算部５８−１及びリセット信号用演算部５８−２は、共通のタイミングメモリ及びシフト値算出器７０を有してよい。
【００５３】
また、他の例においては、演算部４４は、リセット信号用演算部５８−２を有さなくてもよい。この場合、セット信号用演算部５８−１が算出した加算値の上位ビットは、カウンタ４８−１及びカウンタ４８−２に与えられ、加算値の下位ビットは、リニアライズメモリ５４−１及びリニアライズメモリ５４−２に与えられる。例えば、リニアライズメモリ５４−１とリニアライズメモリ５４−２とに同一の値が与えられた場合に、可変遅延回路５２−２が、可変遅延回路５２−１より所定の時間だけ大きい遅延を生成するように、それぞれのリニアライズメモリ５４を予めイニシャライズ又はアジャストすることにより、所定の時間のパルス幅を有するタイミング信号を生成することができる。
【００５４】
図６において説明した演算部４４によれば、徐々に値の増加する加算値を効率よく算出することができる。例えば、算出するべき加算値の全てを予めタイミングメモリ６０に格納しておく場合に比べ、メモリ容量を低減することができる。また、本例における演算部４４においては、セット信号又はリセット信号を生成するためのセット信号用演算部５８−１とリセット信号用演算部５８−２とを一つずつ有していたが、他の例においては、セット信号用演算部５８−１とリセット信号用演算部５８−２とを２つずつ有していてもよい。この場合、２つのセット信号用演算部５８−１をインターリーブ動作させ、２つのリセット信号用演算部５８−２をインターリーブ動作させることにより、演算部４４は、より高速に動作することができる。
【００５５】
図７は、シフト値算出器７０の構成の一例を示す。シフト値算出器７０は、複数の論理積回路（７２、７４、７６、８０、８８、９０）、複数の加算器（７８、８８、９０）、及び複数のフリップフロップ（８２、８４、９４、９６）を有する。
【００５６】
論理積回路７２は、オフセットメモリ４２から第１オフセット値を受け取り、論理積回路７６及び加算器７８に出力する。また、論理積回路７２には、受け取った第１オフセット値を出力するか否かを制御するためのコマンド信号１−１が与えられる。受け取った第１オフセット値を出力しない場合、論理積回路７２には、コマンド信号１−１として零が与えられる。
【００５７】
論理積回路７４は、オフセットメモリ４２から第１オフセット値を受け取り、加算器７８に出力する。また、論理積回路７４には、受け取った第１オフセット値を出力するか否かを制御するためのコマンド信号１−２が与えられる。
【００５８】
本発明に係る第１算出器の一例である加算器７８は、論理積回路７２と論理積回路７４とが出力した信号を加算し、論理積回路８０に出力する。つまり、コマンド信号１−１及びコマンド信号１−２が１である場合、加算器７８は、第１オフセット値の２倍の値を示す第２オフセット値を出力する。
【００５９】
論理積回路７６は受け取った信号をフリップフロップ８２に出力する。また、論理積回路７６には、受け取った信号をフリップフロップ８２に出力するか否かを制御するコマンド信号２−１が与えられる。また、論理積回路８０は受け取った信号をフリップフロップ８４に出力する。論理積回路８０には、受け取った信号をフリップフロップ８４に出力するか否かを制御するコマンド信号２−２が与えられる。本例において、コマンド信号２−１、コマンド信号２−２には０が与えられる。
【００６０】
フリップフロップ８２及びフリップフロップ８４は、受け取った信号を保持し、且つ同期して出力する。本例において、フリップフロップ８２は第１オフセット値を保持し、フリップフロップ８４は第２オフセット値を保持する。
【００６１】
本発明に係る第１出力器の一例であるフリップフロップ９４は、まず第１オフセット値を受け取り、基準クロックに応じて第１オフセット値を第１出力信号として出力する。また、本発明に係る第２出力器の一例であるフリップフロップ９６は、まず第２オフセット値を受け取り、基準クロックに応じて第２オフセット値を第２出力信号として出力する。
【００６２】
論理積回路８８は、第２出力信号を受け取り、加算器８６に出力する。また、論理積回路８８には、受け取った第２出力信号を出力するか否かを制御するコマンド信号３−１が与えられる。また、論理積回路９０は、第２出力信号を受け取り、加算器９２に出力する。論理積回路９０には、受け取った第２出力信号を出力するか否かを制御するコマンド信号３−１及びコマンド信号３−２が与えられる。
【００６３】
本発明に係る第２算出器の一例である加算器８６は、第２出力信号に、フリップフロップ８２が保持している第１オフセット値を加算し、新たに第１オフセット値としてフリップフロップ９４に出力する。また、加算器９２は、第２出力信号に、フリップフロップ８４が保持している第２オフセット値を加算し、新たに第２オフセット値としてフリップフロップ９６に出力する。
【００６４】
フリップフロップ９４及びフリップフロップ９６は、受け取った第１オフセット値及び第２オフセット値を、順次第１出力信号及び第２出力信号として出力する。シフト値算出器７０は、フリップフロップ９４及びフリップフロップ９６が出力した第１出力信号及び第２出力信号を、交互に加算値として出力する。また、シフト値算出器７０のそれぞれのフリップフロップには、保持している値をリセットするか否かを制御するための制御信号が与えられる。
【００６５】
本例におけるシフト値算出器７０によれば、徐々に値の増加する加算値を容易に生成することができる。また、それぞれのコマンド信号を制御することにより、様々な加算値を生成することができる。また、それぞれのコマンド信号の組み合わせにより、生成した加算値のそれぞれの値が、第１オフセット値を何回加算した値であるかを判定することができる。つまり、それぞれのコマンド信号に、何回０又は１が入力されたかを計数することにより、生成したタイミング信号の位相シフト量を算出することができる。このため、図３において説明したカウンタ３８は、それぞれのコマンド信号として１が入力された回数を計数してもよい。
【００６６】
また、本例におけるシフト値算出器７０は、徐々に値の増加する加算値を生成したが、他の例においては、シフト値算出器７０は、徐々に値の減少する加算値を生成してもよい。本例におけるシフト値算出器７０と同様の構成により、徐々に値の減少する加算値は容易に生成することができる。
【００６７】
図８は、図７において説明したシフト値算出器７０の動作の一例を示すタイミングチャートである。本例において、オフセットメモリ４２には第１オフセット値として１２５ｐｓが格納される。図８に示すように、試験装置１００は、コマンド信号１−１、コマンド信号１−２、コマンド信号２−１、及びコマンド信号２−２の組み合わせにより、フリップフロップ８２が保持する第１オフセット値及びフリップフロップ８４が保持する第２オフセット値を変化させる。
【００６８】
フリップフロップ９４及びフリップフロップ９６は、フリップフロップ８２が保持する第１オフセット値及びフリップフロップ８４が保持する第２オフセット値と、コマンド信号３−１及びコマンド信号３−２とに基づいて、第１出力信号及び第２出力信号を出力する。
【００６９】
上述したように、本例におけるシフト演算器７０によれば、徐々に値の増加する加算値を容易に生成することができる。
【００７０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７１】
【発明の効果】
上記説明から明らかなように、本発明に係る試験装置によれば、セットアップ試験又はホールド試験を効率よく行うことができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】 セットアップ試験の一例を説明する図である。
【図３】 判定部３０の構成の一例を示す。
【図４】 試験装置１００の動作の一例を説明するフローチャートである。
【図５】 タイミング発生部４０の構成の一例を示す。
【図６】 演算部４４の構成の一例を示す。
【図７】 シフト値算出器７０の構成の一例を示す。
【図８】 図７において説明したシフト値算出器７０の動作の一例を示すタイミングチャートである。
【符号の説明】
１０・・・パターン発生部、２０・・・波形整形部、２８・・・フェイルメモリ、３０・・・判定部、３２・・・レベル比較器、３４・・・論理比較器、３６・・・解析メモリ、３８・・・カウンタ、４０・・・タイミング発生部、４２・・・オフセットメモリ、４４・・・演算部、４６・・・信号生成部、４８・・・カウンタ、５０・・・論理積回路、５２・・・可変遅延回路、５４・・・リニアライズメモリ、５６・・・セットリセットラッチ、５８・・・演算部、６０・・・タイミングメモリ、６２・・・フリップフロップ、６４・・・加算器、６６・・・加算器、６８・・・フリップフロップ、７０・・・シフト値算出器、７２・・・論理積回路、７４・・・論理積回路、７６・・・論理積回路、７８・・・加算器、８０・・・論理積回路、８２・・・フリップフロップ、８４・・・フリップフロップ、８６・・・加算器、８８・・・論理積回路、９０・・・論理積回路、９２・・・加算器、９４・・・フリップフロップ、９６・・・フリップフロップ、１００・・・試験装置、２００・・・被試験デバイス
Claims (7)
- 与えられたクロック信号に応じて、与えられたデータ信号を記憶する被試験デバイスのセットアップ試験又はホールド試験を行う試験装置であって、
前記セットアップ試験又は前記ホールド試験の開始前に予め与えられた第１オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、前記セットアップ試験又は前記ホールド試験の試験中に順次生成するタイミング発生部と、
前記クロック信号及び前記データ信号を生成するパターン発生部と、
前記クロック信号に対する前記データ信号の位相を、順次生成された前記タイミング信号に応じて順次シフトし、前記クロック信号及び位相シフトされた前記データ信号を前記被試験デバイスに順次供給する波形整形部と、
前記被試験デバイスが前記データ信号を記憶した記憶データに基づいて、前記被試験デバイスのセットアップタイム又はホールドタイムを算出する判定部と
を備え、
前記タイミング発生部は、
前記第１オフセット値を格納するオフセットメモリと、
前記オフセットメモリが格納した前記第１オフセット値に基づいて、前記第１オフセット値ずつ増加する加算値を順次算出する演算部と、
前記加算値に応じて位相シフトした前記タイミング信号を順次生成する信号生成部と
を有し、
前記演算部は、
前記加算値の初期値を格納するタイミングメモリと、
前記第１オフセット値ずつ値が増加するシフト値を順次算出するシフト値算出器と、
前記初期値と前記シフト値とを加算し、前記加算値を順次算出する加算器と
を含み、
前記シフト値算出器は、
前記第１オフセット値を受け取り、与えられた基準クロックに応じて受け取った第１オフセット値を第１出力信号として出力する第１出力器と、
前記第１オフセット値の２倍の値を示す第２オフセット値を算出する第１算出器と、
前記第２オフセット値を受け取り、与えられた前記基準クロックに応じて受け取った第２オフセット値を第２出力信号として出力する第２出力器と、
前記第２出力信号に、前記オフセットメモリに格納された第１オフセット値を加算し、前記第１出力器に新たに第１オフセット値として供給する第２算出器と、
前記第２出力信号に、前記第１算出器が算出した前記第２オフセット値を加算し、前記第２出力器に新たに第２オフセット値として供給する第３算出器と
を含み、
前記シフト値算出器は、前記第１出力信号と前記第２出力信号を、前記加算値として順次出力することを特徴とする試験装置。 - 前記タイミング発生部は、前記波形整形部が前記被試験デバイスに前記データ信号を供給する毎に、異なるタイミングを示す前記タイミング信号を生成することを特徴とする請求項１に記載の試験装置。
- 前記判定部は、前記波形整形部が前記クロック信号及び前記データ信号を前記被試験デバイスに供給する毎に、前記被試験デバイスが記憶した記憶データを読み出し、読み出したそれぞれの前記記憶データと、前記クロック信号に対する位相シフト量とを対応付けて格納する解析メモリを有することを特徴とする請求項１または２に記載の試験装置。
- 前記解析メモリは、前記位相シフト量として、対応する前記データ信号が、前記セットアップ試験又は前記ホールド試験において何番目に前記被試験デバイスに供給されたかを格納することを特徴とする請求項３に記載の試験装置。
- 前記判定部は、前記記憶データのそれぞれと、前記被試験デバイスから読み出されるべき期待値信号とを比較し、前記記憶データと前記期待値信号との比較結果と、対応する前記位相シフト量とに基づいて、前記被試験デバイスが前記データ信号を記憶するために必要なセットアップタイム又はホールドタイムを算出することを特徴とする請求項３または４に記載の試験装置。
- 前記解析メモリは、前記位相シフト量として、前記第１オフセット値を何回加算して、対応する前記加算値を算出したかを示す値を格納することを特徴とする請求項５に記載の試験装置。
- 与えられたクロック信号に応じて、与えられたデータ信号を記憶する被試験デバイスのセットアップ試験又はホールド試験を行う試験方法であって、
前記セットアップ試験又は前記ホールド試験の開始前に予め与えられた第１オフセット値に基づいて、異なるタイミングを示す複数のタイミング信号を、前記セットアップ試験又は前記ホールド試験の試験中に順次生成するタイミング発生段階と、
前記クロック信号及び前記データ信号を生成するパターン発生段階と、
前記クロック信号に対する前記データ信号の位相を、順次生成された前記タイミング信号に応じて順次シフトし、前記クロック信号及び位相シフトされた前記データ信号を前記被試験デバイスに順次供給する波形整形段階と、
前記被試験デバイスが前記データ信号を記憶した記憶データに基づいて、前記被試験デバイスのセットアップタイム又はホールドタイムを算出する判定段階と
を備え、
前記タイミング発生段階は、
前記第１オフセット値を格納するオフセットメモリ格納段階と、
前記オフセットメモリ格納段階で格納した前記第１オフセット値に基づいて、前記第１オフセット値ずつ増加する加算値を順次算出する演算段階と、
前記加算値に応じて位相シフトした前記タイミング信号を順次生成する信号生成段階と
を有し、
前記演算段階は、
前記加算値の初期値を格納するタイミングメモリ格納段階と、
前記第１オフセット値ずつ値が増加するシフト値を順次算出するシフト値算出段階と、
前記初期値と前記シフト値とを加算し、前記加算値を順次算出する加算段階と
を含み、
前記シフト値算出段階は、
前記第１オフセット値を受け取り、与えられた基準クロックに応じて受け取った第１オフセット値を第１出力信号として出力する第１出力段階と、
前記第１オフセット値の２倍の値を示す第２オフセット値を算出する第１算出段階と、
前記第２オフセット値を受け取り、与えられた前記基準クロックに応じて受け取った第２オフセット値を第２出力信号として出力する第２出力段階と、
前記第２出力信号に、前記オフセットメモリ格納段階で格納された第１オフセット値を加算し、前記第１出力段階に新たに第１オフセット値として供給する第２算出段階と、
前記第２出力信号に、前記第１算出段階で算出した前記第２オフセット値を加算し、前記第２出力段階に新たに第２オフセット値として供給する第３算出段階と
を含み、
前記シフト値算出段階は、前記第１出力信号と前記第２出力信号を、前記加算値として順次出力させることを特徴とする試験方法。
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