JP2005156328A - 試験装置及び試験方法 - Google Patents
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Abstract
【課題】クロック信号、クロック反転信号、並びにクロック信号及びクロック反転信号に同期したデータ信号を出力する被試験デバイスを精度よく試験する。
【解決手段】データ信号を基準電圧と比較するデータ比較部と、データ変化タイミング値を検出するデータ変化タイミング検出部と、クロック信号及びクロック反転信号のそれぞれをハイ側基準電圧及びロー側基準電圧と比較するクロック比較部と、第1タイミング値、第2タイミング値、第3タイミング値、及び第4タイミング値を検出するクロック変化タイミング検出部と、第5タイミング値を検出する交点検出部と、データ変化タイミング値と第5タイミング値との差に基づいて被試験デバイスの良否を判定する差分比較部とを備える試験装置を提供する。
【選択図】図1
【解決手段】データ信号を基準電圧と比較するデータ比較部と、データ変化タイミング値を検出するデータ変化タイミング検出部と、クロック信号及びクロック反転信号のそれぞれをハイ側基準電圧及びロー側基準電圧と比較するクロック比較部と、第1タイミング値、第2タイミング値、第3タイミング値、及び第4タイミング値を検出するクロック変化タイミング検出部と、第5タイミング値を検出する交点検出部と、データ変化タイミング値と第5タイミング値との差に基づいて被試験デバイスの良否を判定する差分比較部とを備える試験装置を提供する。
【選択図】図1
Description
本発明は、試験装置及び試験方法に関する。特に本発明は、クロック信号、クロック反転信号、並びにクロック信号及びクロック反転信号に同期したデータ信号を出力する被試験デバイスを試験する試験装置及び試験方法に関する。
従来、半導体デバイスを試験する場合に、半導体デバイスの出力信号を測定することにより、半導体デバイスの良否を判定している。例えば、半導体デバイスの出力信号を所定のパターンと比較することにより、半導体デバイスの良否を判定している。このような判定は、所定の周期でストローブを生成し、当該ストローブのタイミングにおける出力信号の値を検出することによって行われている。例えば、検出した出力信号の値を、所定のハイ側基準電圧及びロー側基準電圧と比較することにより、出力信号をH論理及びL論理のパターンに変換し、当該パターンを期待値パターンと比較することによって判定することができる。
また、半導体デバイスの出力信号の波形を評価することによっても、半導体デバイスの良否を判定することができる。例えば、出力信号の値が変化するタイミングが所定の範囲内にあるか否かにより、半導体デバイスの良否を判定することができる。出力信号の値が変化するタイミングは、例えば、位相がわずかずつ異なる複数のストローブを含むマルチストローブ(多相ストローブ)によって、変化点付近における出力信号の値を検出して測定することができる。つまり、マルチストローブによって、変化点付近の出力信号をH論理とL論理のパターンに変換し、出力信号がH論理からL論理に変化するストローブの位相を検出することにより、出力信号の値が変化するタイミングを測定する。
一方、半導体デバイスにおけるデータの伝送速度を向上させようとした場合、出力信号の値が確定している時間幅は小さくなる。これにより、半導体デバイスの温度変化やスイッチングノイズ等によるジッタの影響が相対的に大きくなり、確実にデータを読み出すことが困難になる。この場合、半導体デバイスが、データ信号を出力するだけでなく、当該データ信号の値が変化するタイミングを示すクロック信号を出力することにより、確実にデータを読み出すことができる。例えば、クロック信号を基準電圧と比較し、比較結果が反転するタイミングでデータを読み出すことにより、確実にデータを読み出すことができる。ここで、半導体試験装置は、データ信号とクロック信号とが正確に同期されているか否かを判定することにより、半導体デバイスの良否を判定できる。例えば、半導体試験装置は、データ信号の値が変化するタイミングと、クロック信号が示すタイミングとの差が所定の範囲内にあるか否かにより、半導体デバイスの良否を判定することができる。
現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
データ信号とクロック信号とが正確に同期しているか否かを判定する試験において、クロック信号における電圧値の揺らぎが大きい場合、クロック信号を基準電圧と比較することにより算出したタイミングとデータ信号が変化するタイミングとの誤差が大きくなるので、精度の高い試験を行うことが困難である。
そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第1の形態においては、クロック信号、クロック信号を反転したクロック反転信号、並びにクロック信号及びクロック反転信号に同期したデータ信号を出力する被試験デバイスを試験する試験装置であって、データ信号を、予め定められたデータ基準電圧と比較するデータ比較部と、データ比較部による比較結果が変化するタイミングを示すデータ変化タイミング値を検出するデータ変化タイミング検出部と、クロック信号及びクロック反転信号のそれぞれを、予め定められたハイ側基準電圧及びロー側基準電圧のそれぞれと比較するクロック比較部と、クロック比較部による、クロック反転信号とロー側基準電圧との比較結果が変化するタイミングを示す第1タイミング値、クロック反転信号とハイ側基準電圧との比較結果が変化するタイミングを示す第2タイミング値、クロック信号とハイ側基準電圧との比較結果が変化するタイミングを示す第3タイミング値、及びクロック信号とロー側基準電圧との比較結果が変化するタイミングを示す第4タイミング値を検出するクロック変化タイミング検出部と、第1タイミング値、第2タイミング値、第3タイミング値、及び第4タイミング値に基づいて、クロック信号の電圧値とクロック反転信号の電圧値とが互いに等しくなるタイミングを示す第5タイミング値を検出する交点検出部と、データ変化タイミング値と第5タイミング値との差に基づいて被試験デバイスの良否を判定する差分比較部とを備える。
試験装置は、位相の異なる、連続した複数のストローブを発生するマルチストローブ発生部を更に備え、クロック比較部は、複数のストローブのそれぞれが示すタイミングで、クロック信号及びクロック反転信号のそれぞれを、ハイ側基準電圧及びロー側基準電圧のそれぞれと比較してもよい。
交点検出部は、第2タイミング値と第4タイミング値とを乗算した第1乗算値を出力する第1乗算器と、第1タイミング値と第3タイミング値とを乗算した第2乗算値を出力する第2乗算器と、第2タイミング値から第1タイミング値を減算した第1減算値を出力する第1減算器と、第4タイミング値から第3タイミング値を減算した第2減算値を出力する第2減算器と、第1乗算値から第2乗算値を減算した第3減算値を出力する第3減算器と、第1減算値と第2減算値とを加算した加算値を出力する加算器と、第3減算値を加算値で除算した除算値を第5タイミング値として出力する除算器とを有してもよい。
交点検出部は、第1タイミング値から第4タイミング値を減算した第1減算値を出力する第1減算器と、第4タイミング値から第3タイミング値を減算した第2減算値を出力する第2減算器と、第2タイミング値から第1タイミング値を減算した第3減算値を出力する第3減算器と、第1タイミング値から第2タイミング値を減算した第4減算値を出力する第4減算器と、第2減算値と第3減算値とを加算した第1加算値を出力する第1加算器と、第1加算値を第4減算値で除算した第1除算値を出力する第1除算器と、第1減算値を第1除算値で除算した第2除算値を出力する第2除算器と、第1タイミング値と第2除算値とを加算した加算値を第5タイミング値として出力する第2加算器とを有してもよい。
クロック比較部は、クロック信号の電圧値の平均値に所定電圧値を加えた電圧値をハイ側基準電圧として用い、平均値から所定電圧値を減じた電圧値をロー側基準電圧として用いてもよい。
クロック比較部は、ハイ側基準電圧とロー側基準電圧との差がクロック信号の電圧値の揺らぎ幅より大きくなるように定められたハイ側基準電圧及びロー側基準電圧を用いてもよい。
クロック比較部は、ハイ側基準電圧とロー側基準電圧との差がクロック信号の電圧値の揺らぎ幅より大きくなるように定められたハイ側基準電圧及びロー側基準電圧を用いてもよい。
本発明の第2の形態においては、クロック信号、クロック信号を反転したクロック反転信号、並びにクロック信号及びクロック反転信号に同期したデータ信号を出力する被試験デバイスを試験する試験方法であって、データ信号を、予め定められたデータ基準電圧と比較するデータ比較段階と、データ比較段階における比較結果が変化するタイミングを示すデータ変化タイミング値を検出するデータ変化タイミング検出段階と、クロック信号及びクロック反転信号のそれぞれを、予め定められたハイ側基準電圧及びロー側基準電圧のそれぞれと比較するクロック比較段階と、クロック比較段階における、クロック反転信号とロー側基準電圧との比較結果が変化するタイミングを示す第1タイミング値、クロック反転信号とハイ側基準電圧との比較結果が変化するタイミングを示す第2タイミング値、クロック信号とハイ側基準電圧との比較結果が変化するタイミングを示す第3タイミング値、及びクロック信号とロー側基準電圧との比較結果が変化するタイミングを示す第4タイミング値を検出するクロック変化タイミング検出段階と、第1タイミング値、第2タイミング値、第3タイミング値、及び第4タイミング値に基づいて、クロック信号の電圧値とクロック反転信号の電圧値とが互いに等しくなるタイミングを示す第5タイミング値を検出する交点検出段階と、データ変化タイミング値と第5タイミング値との差に基づいて被試験デバイスの良否を判定する差分比較段階とを備える。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明によれば、クロック信号、クロック反転信号、並びにクロック信号及びクロック反転信号に同期したデータ信号を出力する被試験デバイスを精度よく試験することができる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本発明の実施形態に係る試験装置10の構成の一例を示す。DUT(Device Under Test:被試験デバイス)15は、クロック信号(DQS)、DQSを反転したクロック反転信号(/DQS)、並びにDQS及び/DQSに同期したデータ信号(DQ)を出力する。DUT15の通常動作において、DQの値が読み出されるタイミングは、DQS及び/DQSに基づいて算出される。例えば、DQの値は、DQSの電圧値と/DQSの電圧値とが互いに等しくなるタイミングで読み出される。DQ、DQS、及び/DQSは同一のデバイスから出力されるので、それらのジッタ成分には相関があり、DQS及び/DQSに基づいてDQの値を読み出すタイミングを算出することにより、ジッタの影響を低減することができる。
本実施形態に係る試験装置10は、DQの値が変化するタイミングとDQS及び/DQSに基づいて算出したタイミングとの差が所定の範囲内にあるか否かに基づいて、DUT15の良否を判定することを目的とする。
試験装置10は、タイミング発生部100と、パターン発生部105と、波形整形部110と、第1マルチストローブ発生部115と、データ比較部120と、データ変化タイミング検出部125と、第2マルチストローブ発生部130と、クロック比較部135と、クロック変化タイミング検出部140と、交点検出部145と、差分比較部150と、フェイルメモリ155とを備える。タイミング発生部100は、DUT15に試験信号を印加するタイミングを示すタイミング信号を発生し、波形整形部110に送る。パターン発生部105は、試験信号を発生して波形整形部110に送る。波形整形部110は、パターン発生部105から受け取った試験信号を、タイミング発生部100が発生したタイミング信号が示すタイミングでDUT15に印加する。
第1マルチストローブ発生部115は、例えば、微小遅延回路を用いることにより、位相の異なる連続した複数のストローブを発生し、データ比較部120に送る。データ比較部120は、第1マルチストローブ発生部115から受け取った複数のストローブのそれぞれが示すタイミングで、DUT15が試験信号に対応して出力したDQを、予め定められたデータ基準電圧と比較し、比較結果をデータ変化タイミング検出部125に送る。具体的には、データ比較部120は、複数のストローブのそれぞれが示すタイミングにおけるDQの電圧値が、データ基準電圧より大きい場合にはH論理を、小さい場合にはL論理をデータ変化タイミング検出部125に送る。これに代えて、データ比較部120は、複数のストローブのそれぞれが示すタイミングにおけるDQの電圧値が、データ基準電圧より大きい場合にはL論理を、小さい場合にはH論理をデータ変化タイミング検出部125に送ってもよい。データ変化タイミング検出部125は、データ比較部120による比較結果が変化するタイミングを示すデータ変化タイミング値を検出し、差分比較部150に送る。
第2マルチストローブ発生部130は、例えば、微小遅延回路を用いることにより、位相の異なる連続した複数のストローブを発生し、クロック比較部135に送る。クロック比較部135は、第2マルチストローブ発生部130から受け取った複数のストローブのそれぞれが示すタイミングで、DUT15が出力したDQS及び/DQSのそれぞれを、予め定められたハイ側基準電圧及びロー側基準電圧のそれぞれと比較し、比較結果をクロック変化タイミング検出部140に送る。具体的には、クロック比較部135は、複数のストローブのそれぞれが示すタイミングにおけるDQSの電圧値がハイ側基準電圧より小さいか否かを示す論理値、DQSの電圧値がロー側基準電圧より大きいか否かを示す論理値、/DQSの電圧値がハイ側基準電圧より小さいか否かを示す論理値、及び/DQSの電圧値がロー側基準電圧より大きいか否かを示す論理値をクロック変化タイミング検出部140に送る。
クロック変化タイミング検出部140は、クロック比較部135による、/DQSとロー側基準電圧との比較結果が変化するタイミングを示す第1タイミング値、/DQSとハイ側基準電圧との比較結果が変化するタイミングを示す第2タイミング値、DQSとハイ側基準電圧との比較結果が変化するタイミングを示す第3タイミング値、及びDQSとロー側基準電圧との比較結果が変化するタイミングを示す第4タイミング値を検出し、交点検出部145に送る。
交点検出部145は、クロック変化タイミング検出部140から受け取った第1タイミング値、第2タイミング値、第3タイミング値、及び第4タイミング値に基づいて、DQSの電圧値と/DQSの電圧値とが互いに等しくなるタイミングを示す第5タイミング値を検出する。差分比較部150は、データ変化タイミング検出部125から受け取ったデータ変化タイミング値と、交点検出部145から受け取った第5タイミング値との差に基づいて、DUT15の良否を判定する。具体的には、差分比較部150は、データ変化タイミング値と第5タイミング値との差が、予め定められた範囲内にあるか否かにより、DUT15の良否を判定する。ここで、予め定められた範囲とは、例えば、DUT15の特性に応じて定められた、データ変化タイミング値と第5タイミング値との差の許容範囲である。そして、差分比較部150は、DUT15における良否の判定結果を、フェイルメモリ155に格納する。
本実施形態に係る試験装置10によれば、DQ、DQS、及び/DQSを出力するDUT15において、DQの値が変化するタイミングとDQS及び/DQSに基づいて算出したタイミングとの差を、高い精度で試験することができる。
図2は、本発明の実施形態に係るクロック信号、クロック反転信号、及び第2マルチストローブ発生部130が発生する複数のストローブにおける波形の一例を示す。クロック比較部135は、DQS及び/DQSの少なくとも一方における電圧値の平均値に所定電圧値を加えた電圧値をハイ側基準電圧VOHとして用い、平均値から所定電圧値を減じた電圧値をロー側基準電圧VOLとして用いる。これにより、クロック比較部135は、DQS及び/DQSの波形における立ち上がり部分乃至は立ち下がり部分が鈍っていても精度の高い比較結果を得ることのできる、ハイ側基準電圧VOH及びロー側基準電圧VOLを用いることができる。
また、これに代えて、クロック比較部135は、ハイ側基準電圧VOHとロー側基準電圧VOLとの差が、DQS及び/DQSの少なくとも一方における電圧値の揺らぎ幅より大きくなるように定められたハイ側基準電圧VOH及びロー側基準電圧VOLを用いてもよい。これにより、クロック比較部135は、電源電圧の変動等によるDQS及び/DQSの電圧値の揺らぎが大きい場合であっても精度の高い比較結果を得ることのできる、ハイ側基準電圧VOH及びロー側基準電圧VOLを用いることができる。
クロック変化タイミング検出部140は、クロック比較部135における比較結果に基づいて、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4を検出する。例えば、第1タイミング値T1を検出する場合、クロック比較部135は、複数のストローブ(1、2、3、・・・15、16)のそれぞれが示すタイミングにおける/DQSの電圧値をロー側基準電圧VOLと比較し、/DQSの電圧値がロー側基準電圧VOLより大きい場合にはH論理を、小さい場合にはL論理をクロック変化タイミング検出部140に送る。そして、クロック変化タイミング検出部140は、比較結果がL論理からH論理へと変化するタイミング値、例えばストローブ5のタイミングが示すタイミング値を、第1タイミング値T1として検出する。また、例えば、第2タイミング値T2を検出する場合、クロック比較部135は、複数のストローブのそれぞれが示すタイミングにおける/DQSの電圧値をハイ側基準電圧VOHと比較し、/DQSの電圧値がハイ側基準電圧VOHより小さい場合にはH論理を、大きい場合にはL論理をクロック変化タイミング検出部140に送る。そして、クロック変化タイミング検出部140は、比較結果がH論理からL論理へと変化するタイミング値、例えばストローブ12のタイミングが示すタイミング値を、第2タイミング値T2として検出する。また、例えば、第3タイミング値T3を検出する場合、クロック比較部135は、複数のストローブのそれぞれが示すタイミングにおけるDQSの電圧値をハイ側基準電圧VOHと比較し、DQSの電圧値がハイ側基準電圧VOHより小さい場合にはH論理を、大きい場合にはL論理をクロック変化タイミング検出部140に送る。そして、クロック変化タイミング検出部140は、比較結果がL論理からH論理へと変化するタイミング値、例えばストローブ7のタイミングが示すタイミング値を、第3タイミング値T3として検出する。また、例えば、第4タイミング値T4を検出する場合、クロック比較部135は、複数のストローブのそれぞれが示すタイミングにおけるDQSの電圧値をロー側基準電圧VOLと比較し、DQSの電圧値がロー側基準電圧VOLより大きい場合にはH論理を、小さい場合にはL論理をクロック変化タイミング検出部140に送る。そして、クロック変化タイミング検出部140は、比較結果がH論理からL論理へと変化するタイミング値、例えばストローブ11のタイミングが示すタイミング値を、第4タイミング値T4として検出する。
交点検出部145は、タイミングT3において電圧値がVOHである点、及びタイミングT4において電圧値がVOLである点を結ぶ直線を算出する。ここで、交点検出部145は、適切なハイ側基準電圧VOH及びロー側基準電圧VOLに基づいて検出された第3タイミング値T3及び第4タイミング値T4を用いることにより、DQSにおける立ち下がり部分を精度よく近似する当該直線を算出する。また、交点検出部145は、タイミングT1において電圧値がVOLである点、及びタイミングT2において電圧値がVOHである点を結ぶ直線を算出する。ここで、交点検出部145は、適切なハイ側基準電圧VOH及びロー側基準電圧VOLに基づいて検出された第1タイミング値T1及び第2タイミング値T2を用いることにより、/DQSにおける立ち上がり部分を精度よく近似する当該直線を算出する。そして、交点検出部145は、それぞれの直線の交点、即ちDQSにおける立ち下がり部分と/DQSにおける立ち上がり部分との交点におけるタイミングを、第5タイミング値T5として検出する。また、交点検出部145は、DQSにおける立ち上がり部分と/DQSにおける立ち下がり部分との交点におけるタイミングを、第5タイミング値T5として検出してもよい。具体的には、交点検出部145は、次の数式(1)を用いて、第5タイミング値T5を算出する。
本実施形態に係る試験装置10によれば、連続した複数のストローブのそれぞれが示すタイミングでDQS及び/DQSのそれぞれを基準電圧と比較することにより、データ伝送速度の高い半導体デバイスにおいても値の変化点をより正確に検出することができるので、検出した変化点を用いてDQS及び/DQSの交点を精度よく検出することができる。従って、DQ、DQS、及び/DQSを出力するDUT15を精度よく試験することができる。
図3は、本発明の実施形態に係る交点検出部145の第1の例を示す。交点検出部145は、数式(1)を用いることにより、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4から、第5タイミング値T5を算出する。交点検出部145は、第1乗算器300と、第2乗算器305と、第1減算器310と、第2減算器315と、第3減算器320と、加算器325と、除算器330とを有する。
第1乗算器300は、第2タイミング値T2と第4タイミング値T4とを乗算した第1乗算値を、第3減算器320に出力する。第2乗算器305は、第1タイミング値T1と第3タイミング値T3とを乗算した第2乗算値を、第3減算器320に出力する。第1減算器310は、第2タイミング値T2から第1タイミング値T1を減算した第1減算値を、加算器325に出力する。第2減算器315は、第4タイミング値T4から第3タイミング値T3を減算した第2減算値を、加算器325に出力する。第3減算器320は、第1乗算器300が出力した第1乗算値から第2乗算器305が出力した第2乗算値を減算した第3減算値を、除算器330に出力する。加算器325は、第1減算器310が出力した第1減算値と第2減算器315が出力した第2減算値とを加算した加算値を、除算器330に出力する。除算器330は、第3減算器320が出力した第3減算値を加算器325が出力した加算値で除算した除算値を、第5タイミング値として差分比較部150に出力する。
図4は、本発明の実施形態に係る交点検出部145の第1の例における演算回路の規模を示す。図4における演算回路の規模は、1ビット加算器の回路規模を単位として記載されている。例えば、第1乗算器300の回路規模400は、1ビット加算器の回路規模の16倍である。以降、回路規模は1ビット加算器に対する倍数のみ(例えば16)を用いて記載する。
まず、一般的な四則演算回路における回路規模及び演算結果のデータサイズについて述べる。一般的に、加算器は複数の全加算器を用いて実現され、その回路規模は入力するデータサイズに比例する。また、加算器における演算結果のデータサイズは、入力するデータサイズに対して1ビットだけ大きい。また、一般的に、減算器は複数の全加算器を用いて実現され、その回路規模は入力するデータサイズに比例する。また、減算器における演算結果のデータサイズは、入力するデータサイズに等しい。また、一般的に、乗算器は複数の加算器を用いて実現され、その回路規模は入力するデータサイズの2乗に比例する。また、乗算器における演算結果のデータサイズは、入力するデータサイズの2倍である。また、一般的に、除算器は複数の除算器を用いて実現され、その回路規模は入力するデータサイズの2乗に比例する。また、除算器における演算結果のデータサイズは、入力するデータサイズに等しい。
図4(a)は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが何れも4ビットである場合の演算回路の規模を示す。第2タイミング値T2及び第4タイミング値T4のデータサイズは4ビットであるので、第1乗算器300の回路規模400は16であり、第1乗算値のデータサイズは8ビットである。第1タイミング値T1及び第3タイミング値T3のデータサイズは4ビットであるので、第2乗算器305の回路規模405は16であり、第2乗算値のデータサイズは8ビットである。
第2タイミング値T2及び第1タイミング値T1のデータサイズは4ビットであるので、第1減算器310の回路規模410は4であり、第1減算値のデータサイズは4ビットである。第4タイミング値T4及び第3タイミング値T3のデータサイズは4ビットであるので、第2減算器315の回路規模415は4であり、第2減算値のデータサイズは4ビットである。第1乗算値及び第2乗算値のデータサイズは8ビットであるので、第3減算器320の回路規模420は8であり、第3減算値のデータサイズは8ビットである。第1減算値及び第2減算値のデータサイズは4ビットであるので、加算器325の回路規模425は4であり、加算値のデータサイズは5ビットである。第3減算値のデータサイズは8ビットであり、加算値のデータサイズは5ビットであるので、除算器330の回路規模430は64であり、除算値即ち第5タイミング値T5のデータサイズは8ビットである。
以上により、本例に係る交点検出部145は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが何れも4ビットである場合に、回路規模の合計が116である演算回路を用いることにより、第5タイミング値T5を算出する。
図4(b)は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが何れも8ビットである場合の演算回路の規模を示す。第2タイミング値T2及び第4タイミング値T4のデータサイズは8ビットであるので、第1乗算器300の回路規模450は64であり、第1乗算値のデータサイズは16ビットである。第1タイミング値T1及び第3タイミング値T3のデータサイズは8ビットであるので、第2乗算器305の回路規模455は64であり、第2乗算値のデータサイズは16ビットである。第2タイミング値T2及び第1タイミング値T1のデータサイズは8ビットであるので、第1減算器310の回路規模460は8であり、第1減算値のデータサイズは8ビットである。
第4タイミング値T4及び第3タイミング値T3のデータサイズは8ビットであるので、第2減算器315の回路規模465は8であり、第2減算値のデータサイズは8ビットである。第1乗算値及び第2乗算値のデータサイズは16ビットであるので、第3減算器320の回路規模470は16であり、第3減算値のデータサイズは16ビットである。第1減算値及び第2減算値のデータサイズは8ビットであるので、加算器325の回路規模475は8であり、加算値のデータサイズは9ビットである。第3減算値のデータサイズは16ビットであり、加算値のデータサイズは9ビットであるので、除算器330の回路規模480は256であり、除算値即ち第5タイミング値T5のデータサイズは16ビットである。
以上により、本例に係る交点検出部145は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが何れも8ビットである場合に、回路規模の合計が424である演算回路を用いることにより、第5タイミング値T5を算出する。
本実施形態に係る試験装置10によれば、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4に基づいて、第5タイミング値T5を正確に算出することができる。
本実施形態に係る試験装置10によれば、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4に基づいて、第5タイミング値T5を正確に算出することができる。
図5は、本発明の実施形態に係る交点検出部145の第2の例を示す。交点検出部145は、数式(1)を変形することにより得られる次の数式(2)を用いることにより、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4から、第5タイミング値T5を算出する。
交点検出部145は、第1減算器500と、第2減算器505と、第3減算器510と、第4減算器515と、第1加算器520と、第1除算器525と、第2除算器530と、第2加算器535とを有する。第1減算器500は、第1タイミング値T1から第4タイミング値T4を減算した第1減算値を、第2除算器530に出力する。第2減算器505は、第4タイミング値T4から第3タイミング値T3を減算した第2減算値を、第1加算器520に出力する。第3減算器510は、第2タイミング値T2から第1タイミング値T1を減算した第3減算値を、第1加算器520に出力する。
第4減算器515は、第1タイミング値T1から第2タイミング値T2を減算した第4減算値を、第1除算器525に出力する。第1加算器520は、第2減算器505が出力した第2減算値と第3減算器510が出力した第3減算値とを加算した第1加算値を、第1除算器525に出力する。第1除算器525は、第1加算器520が出力した第1加算値を第4減算器515が出力した第4減算値で除算した第1除算値を、第2除算器530に出力する。第2除算器530は、第1減算器500が出力した第1減算値を第1除算器525が出力した第1除算値で除算した第2除算値を、第2加算器535に出力する。第2加算器535は、第1タイミング値T1と第2除算器530が出力した第2除算値とを加算した加算値を、第5タイミング値T5として差分比較部150に出力する。
図6は、本発明の実施形態に係る交点検出部145の第2の例における演算回路の規模を示す。図6における演算回路の規模は、1ビット加算器の回路規模を単位として記載されている。例えば、第1減算器500の回路規模600は、1ビット加算器の回路規模の4倍である。以降、回路規模は1ビット加算器に対する倍数のみ(例えば4)を用いて記載する。図6(a)は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが何れも4ビットである場合の演算回路の規模を示す。
第1タイミング値T1及び第4タイミング値T4のデータサイズは4ビットであるので、第1減算器500の回路規模600は4であり、第1減算値のデータサイズは4ビットである。第4タイミング値T4及び第3タイミング値T3のデータサイズは4ビットであるので、第2減算器505の回路規模605は4であり、第2減算値のデータサイズは4ビットである。第2タイミング値T2及び第1タイミング値T1のデータサイズは4ビットであるので、第3減算器510の回路規模610は4であり、第3減算値のデータサイズは4ビットである。第1タイミング値T1及び第2タイミング値T2のデータサイズは4ビットであるので、第4減算器515の回路規模615は4であり、第4減算値のデータサイズは4ビットである。
第2減算値及び第3減算値のデータサイズは4ビットであるので、第1加算器520の回路規模620は4であり、第1加算値のデータサイズは5ビットである。第1加算値のデータサイズは5ビットであり、第4減算値のデータサイズは4ビットであるので、第1除算器525の回路規模625は25であり、第1除算値のデータサイズは5ビットである。第1減算値のデータサイズは4ビットであり、第1除算値のデータサイズは5ビットであるので、第2除算器530の回路規模630は25であり、第2除算値のデータサイズは5ビットである。第1タイミング値T1のデータサイズは4ビットであり、第2除算値のデータサイズは5ビットであるので、第2加算器535の回路規模635は5であり、第2加算値即ち第5タイミング値T5のデータサイズは6ビットである。
以上により、本例に係る交点検出部145は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが何れも4ビットである場合に、回路規模の合計が75である演算回路を用いることにより、第5タイミング値T5を算出する。
図6(b)は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが何れも8ビットである場合の演算回路の規模を示す。第1タイミング値T1及び第4タイミング値T4のデータサイズは8ビットであるので、第1減算器500の回路規模650は8であり、第1減算値のデータサイズは8ビットである。第4タイミング値T4及び第3タイミング値T3のデータサイズは8ビットであるので、第2減算器505の回路規模655は8であり、第2減算値のデータサイズは8ビットである。第2タイミング値T2及び第1タイミング値T1のデータサイズは8ビットであるので、第3減算器510の回路規模660は8であり、第3減算値のデータサイズは8ビットである。
第1タイミング値T1及び第2タイミング値T2のデータサイズは8ビットであるので、第4減算器515の回路規模665は8であり、第4減算値のデータサイズは8ビットである。第2減算値及び第3減算値のデータサイズは8ビットであるので、第1加算器520の回路規模670は8であり、第1加算値のデータサイズは9ビットである。第1加算値のデータサイズは9ビットであり、第4減算値のデータサイズは8ビットであるので、第1除算器525の回路規模675は81であり、第1除算値のデータサイズは9ビットである。第1減算値のデータサイズは8ビットであり、第1除算値のデータサイズは9ビットであるので、第2除算器530の回路規模680は81であり、第2除算値のデータサイズは9ビットである。第1タイミング値T1のデータサイズは8ビットであり、第2除算値のデータサイズは9ビットであるので、第2加算器535の回路規模685は9であり、第2加算値即ち第5タイミング値T5のデータサイズは10ビットである。
以上により、本例に係る交点検出部145は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが何れも8ビットである場合に、回路規模の合計が211である演算回路を用いることにより、第5タイミング値T5を算出する。
ここで、交点検出部145が第5タイミング値T5を算出するために用いる数式は、数式(2)に限定されず、交点検出部145は、数式(1)に対して他の変形を行うことにより得られた数式を用いてもよい。例えば、交点検出部145は、第1タイミング値T1を分離することにより数式(1)を数式(2)に変形したが、これに代えて、第2タイミング値T2、第3タイミング値T3、又は第4タイミング値T4を分離することにより数式(1)を変形した他の数式を用いて、第5タイミング値T5を算出してもよい。また、例えば、交点検出部145は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが所定のサイズ、例えば2ビットより大きい場合に、数式(1)と比較して回路規模が小さくなるべく数式(1)を変形した数式を用いることにより、第5タイミング値T5を算出してもよい。また、例えば、交点検出部145は、第1タイミング値T1、第2タイミング値T2、第3タイミング値T3、及び第4タイミング値T4のデータサイズが増加した場合に、数式(1)と比較して回路規模の増大が緩やかとなるべく数式(1)を変形した数式を用いることにより、第5タイミング値T5を算出してもよい。
本例において示した交点検出部145によれば、より小さな回路規模の演算回路を用いて第5タイミング値T5を算出することができる。これにより、より低いコストで試験を行うことができ、また、回路規模を増加させることなく、より精度の高い試験を行うことができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
10・・・試験装置、15・・・DUT、100・・・タイミング発生部、105・・・パターン発生部、110・・・波形整形部、115・・・第1マルチストローブ発生部、120・・・データ比較部、125・・・データ変化タイミング検出部、130・・・第2マルチストローブ発生部、135・・・クロック比較部、140・・・クロック変化タイミング検出部、145・・・交点検出部、150・・・差分比較部、155・・・フェイルメモリ、300・・・第1乗算器、305・・・第2乗算器、310・・・第1減算器、315・・・第2減算器、320・・・第3減算器、325・・・加算器、330・・・除算器、500・・・第1減算器、505・・・第2減算器、510・・・第3減算器、515・・・第4減算器、520・・・第1加算器、525・・・第1除算器、530・・・第2除算器、535・・・第2加算器
Claims (7)
- クロック信号、前記クロック信号を反転したクロック反転信号、並びに前記クロック信号及び前記クロック反転信号に同期したデータ信号を出力する被試験デバイスを試験する試験装置であって、
前記データ信号を、予め定められたデータ基準電圧と比較するデータ比較部と、
前記データ比較部による比較結果が変化するタイミングを示すデータ変化タイミング値を検出するデータ変化タイミング検出部と、
前記クロック信号及び前記クロック反転信号のそれぞれを、予め定められたハイ側基準電圧及びロー側基準電圧のそれぞれと比較するクロック比較部と、
前記クロック比較部による、前記クロック反転信号と前記ロー側基準電圧との比較結果が変化するタイミングを示す第1タイミング値、前記クロック反転信号と前記ハイ側基準電圧との比較結果が変化するタイミングを示す第2タイミング値、前記クロック信号と前記ハイ側基準電圧との比較結果が変化するタイミングを示す第3タイミング値、及び前記クロック信号と前記ロー側基準電圧との比較結果が変化するタイミングを示す第4タイミング値を検出するクロック変化タイミング検出部と、
前記第1タイミング値、前記第2タイミング値、前記第3タイミング値、及び前記第4タイミング値に基づいて、前記クロック信号の電圧値と前記クロック反転信号の電圧値とが互いに等しくなるタイミングを示す第5タイミング値を検出する交点検出部と、
前記データ変化タイミング値と前記第5タイミング値との差に基づいて前記被試験デバイスの良否を判定する差分比較部と
を備える試験装置。 - 位相の異なる、連続した複数のストローブを発生するマルチストローブ発生部
を更に備え、
前記クロック比較部は、前記複数のストローブのそれぞれが示すタイミングで、前記クロック信号及び前記クロック反転信号のそれぞれを、前記ハイ側基準電圧及び前記ロー側基準電圧のそれぞれと比較する
請求項1記載の試験装置。 - 前記交点検出部は、
前記第2タイミング値と前記第4タイミング値とを乗算した第1乗算値を出力する第1乗算器と、
前記第1タイミング値と前記第3タイミング値とを乗算した第2乗算値を出力する第2乗算器と、
前記第2タイミング値から前記第1タイミング値を減算した第1減算値を出力する第1減算器と、
前記第4タイミング値から前記第3タイミング値を減算した第2減算値を出力する第2減算器と、
前記第1乗算値から前記第2乗算値を減算した第3減算値を出力する第3減算器と、
前記第1減算値と前記第2減算値とを加算した加算値を出力する加算器と、
前記第3減算値を前記加算値で除算した除算値を前記第5タイミング値として出力する除算器と
を有する請求項1記載の試験装置。 - 前記交点検出部は、
前記第1タイミング値から前記第4タイミング値を減算した第1減算値を出力する第1減算器と、
前記第4タイミング値から前記第3タイミング値を減算した第2減算値を出力する第2減算器と、
前記第2タイミング値から前記第1タイミング値を減算した第3減算値を出力する第3減算器と、
前記第1タイミング値から前記第2タイミング値を減算した第4減算値を出力する第4減算器と、
前記第2減算値と前記第3減算値とを加算した第1加算値を出力する第1加算器と、
前記第1加算値を前記第4減算値で除算した第1除算値を出力する第1除算器と、
前記第1減算値を前記第1除算値で除算した第2除算値を出力する第2除算器と、
前記第1タイミング値と前記第2除算値とを加算した加算値を前記第5タイミング値として出力する第2加算器と
を有する請求項1記載の試験装置。 - 前記クロック比較部は、前記クロック信号の電圧値の平均値に所定電圧値を加えた電圧値を前記ハイ側基準電圧として用い、前記平均値から前記所定電圧値を減じた電圧値を前記ロー側基準電圧として用いる
請求項1記載の試験装置。 - 前記クロック比較部は、前記ハイ側基準電圧と前記ロー側基準電圧との差が前記クロック信号の電圧値の揺らぎ幅より大きくなるように定められた前記ハイ側基準電圧及び前記ロー側基準電圧を用いる
請求項1記載の試験装置。 - クロック信号、前記クロック信号を反転したクロック反転信号、並びに前記クロック信号及び前記クロック反転信号に同期したデータ信号を出力する被試験デバイスを試験する試験方法であって、
前記データ信号を、予め定められたデータ基準電圧と比較するデータ比較段階と、
前記データ比較段階における比較結果が変化するタイミングを示すデータ変化タイミング値を検出するデータ変化タイミング検出段階と、
前記クロック信号及び前記クロック反転信号のそれぞれを、予め定められたハイ側基準電圧及びロー側基準電圧のそれぞれと比較するクロック比較段階と、
前記クロック比較段階における、前記クロック反転信号と前記ロー側基準電圧との比較結果が変化するタイミングを示す第1タイミング値、前記クロック反転信号と前記ハイ側基準電圧との比較結果が変化するタイミングを示す第2タイミング値、前記クロック信号と前記ハイ側基準電圧との比較結果が変化するタイミングを示す第3タイミング値、及び前記クロック信号と前記ロー側基準電圧との比較結果が変化するタイミングを示す第4タイミング値を検出するクロック変化タイミング検出段階と、
前記第1タイミング値、前記第2タイミング値、前記第3タイミング値、及び前記第4タイミング値に基づいて、前記クロック信号の電圧値と前記クロック反転信号の電圧値とが互いに等しくなるタイミングを示す第5タイミング値を検出する交点検出段階と、
前記データ変化タイミング値と前記第5タイミング値との差に基づいて前記被試験デバイスの良否を判定する差分比較段階と
を備える試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003394577A JP2005156328A (ja) | 2003-11-25 | 2003-11-25 | 試験装置及び試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003394577A JP2005156328A (ja) | 2003-11-25 | 2003-11-25 | 試験装置及び試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005156328A true JP2005156328A (ja) | 2005-06-16 |
Family
ID=34720604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003394577A Withdrawn JP2005156328A (ja) | 2003-11-25 | 2003-11-25 | 試験装置及び試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005156328A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008136301A1 (ja) * | 2007-04-27 | 2008-11-13 | Advantest Corporation | 試験装置および試験方法 |
US7768867B2 (en) | 2006-06-13 | 2010-08-03 | Elpida Memory, Inc. | Stacked semiconductor device |
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-
2003
- 2003-11-25 JP JP2003394577A patent/JP2005156328A/ja not_active Withdrawn
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