JPH1010179A - 遅延素子試験装置および試験機能を有する集積回路 - Google Patents

遅延素子試験装置および試験機能を有する集積回路

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JPH1010179A
JPH1010179A JP8167361A JP16736196A JPH1010179A JP H1010179 A JPH1010179 A JP H1010179A JP 8167361 A JP8167361 A JP 8167361A JP 16736196 A JP16736196 A JP 16736196A JP H1010179 A JPH1010179 A JP H1010179A
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test
signal
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delay
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Norifumi Kobayashi
林 憲 史 小
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract

(57)【要約】 【課題】 高価な測定器が不要で、最小限のハードウェ
アで高速かつ低コストで行うことが可能な遅延素子試験
装置および試験機能を有する半導体集積回路を提供す
る。 【解決手段】 遅延素子試験装置によれば、少なくとも
１つはタイミング可変である複数の信号を発生する信号
発生器１１と、前記複数の信号のうちタイミング可変の
信号と、被試験遅延素子１を通過した信号の位相の前後
関係を比較する位相比較器２１と、前記位相比較器で発
生される制御信号により制御され、前記被試験遅延素子
の遅延特性の良否を表す信号を出力する試験結果出力回
路（２３，２４，２５）とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パルスジェネレー
タ、ＬＳＩテスタのタイミング発生部などの各種測定器
やＬＳＩ内のタイミング調整用回路に利用されている可
変遅延素子を試験する装置および試験機能を有する集積
回路に関するものである。
【０００２】
【従来の技術】可変遅延素子は、任意に設定された制御
信号に応じて信号を遅延させる機能を有するものであ
り、通常２の制御ビット数乗の種類の遅延時間を実現で
きる。
【０００３】このような可変遅延素子の性能を各遅延時
間について試験するには一般に高価な測定機器と膨大な
時間が必要となる。以下に従来行われている試験方法に
ついて述べる。
【０００４】第１は、ＬＳＩテスタや個別測定器を用
い、論理レベルが“１”、“０”を繰り返す測定基準信
号を測定対象の可変遅延素子で遅延させ、可変遅延素子
で遅延した立ち下がりあるいは立ち上がりエッジを測定
器側の基準信号を用いて検出し、遅延量を求めるもので
ある。
【０００５】この技術では、微少遅延を発生することの
できる高性能なＬＳＩテスタや個別測定器を必要とす
る。また、遅延素子を一つずつ順次試験するために、時
間がかかり、測定器のランニングコストが高い。また、
エッジの境界をサーチで求めるために、サーチのための
基準信号のタイミングを制御するため、高性能の制御系
ＣＰＵが必要であり、かつ試験に膨大な時間を必要とす
る。
【０００６】第２は、ＬＳＩのＡＣ特性評価に利用され
ている技術であって、測定対象の可変遅延素子を含めて
リングオシレータを構成し、その発振周波数を周波数測
定器により測定する。すなわち、可変遅延素子の遅延設
定を変えたときの周波数変化より遅延量を求めることが
できる。
【０００７】この方法ではリングオシレータの回路上の
制約から、波形の立ち上がりあるいは立ち下がりの一方
のみに着目した試験は不十分であり、デューティ比も計
測する必要があり、そのため、特殊な回路や測定器を必
要とし、また、測定系と制御系との間でデータのやりと
りが必要となって膨大な時間がかかる。
【０００８】第３は、被試験信号と基準信号の位相差に
応じたパルス信号を得、これを積分して電圧に変換し、
その電圧値をＡ／Ｄ変換して遅延量を得るようにしたも
のである。
【０００９】この方法では電圧値を求めるために一定期
間のパルスの積分が必要であり、測定時間がかかる。ま
た、得られた電圧値は常にＡ／Ｄ変換器の変換可能範囲
内にあるとは限らず、遅延量に応じて基準信号のタイミ
ングの調整が必要で、測定自体も複雑となる。
【００１０】
【発明が解決しようとする課題】このように、従来用い
られている遅延素子試験方法はいずれも高価な測定器を
必要とし、測定が複雑で、かつ測定時間がかかるという
欠点があった。
【００１１】そこで、本発明は遅延素子の必要な精度の
試験を最小限のハードウェアで高速かつ低コストで行う
ことが可能な遅延素子試験装置を提供することを目的と
する。
【００１２】
【課題を解決するための手段】本発明にかかる遅延素子
試験装置によれば、少なくとも１つはタイミング可変で
ある複数の信号を発生する信号発生器と、前記複数の信
号のうちタイミング可変の信号と、被試験遅延素子を通
過した信号の位相の前後関係を比較する位相比較器と、
前記位相比較器で発生される制御信号により制御され、
前記被試験遅延素子の遅延特性の良否を表す信号を出力
する試験結果出力回路とを備えたことを特徴とする。
【００１３】この装置では、既知のタイミング可変信号
と被試験遅延素子を通過した信号の位相判定により遅延
素子の特性を簡単な構成で高速に求めることができる。
【００１４】前記試験結果出力回路は、前記位相比較器
の出力により制御されるカウンタを含むと良く、また、
前記カウンタの出力と判定基準値を格納する記憶部の記
憶内容とを比較する比較手段をさらに備えると良い。
【００１５】カウンタの出力データと予めレジスタに記
憶された遅延時間の期待値データとを比較することによ
り、被試験遅延回路動作の良否を的確に判定することが
できる。
【００１６】前記記憶部が初期値を格納する初期値格納
レジスタであることが好ましく、前記記憶部が上限期待
値レジスタと下限期待値レジスタとをさらに備えること
ができる。
【００１７】被試験遅延素子および前記位相比較器、前
記試験結果出力回路が同一集積回路上に形成されたもの
であると良い。
【００１８】この場合、複数のＬＳＩを同時に試験する
ことができるため高速な試験を可能となる。
【００１９】被試験遅延素子および前記位相比較器、前
記試験結果出力回路が形成された集積回路は複数個前記
パルス発生部に接続され得る。このとき、複数の集積回
路の試験結果出力回路の各出力を圧縮して出力する圧縮
器をさらに備えると良い。
【００２０】本発明にかかる遅延素子試験装置の別の態
様は、少なくとも１つはタイミング可変である複数の信
号を発生する信号発生器と、前記複数の信号のうちタイ
ミング可変の信号を選択的に複数の被試験遅延素子に分
配する選択回路と、前記被試験遅延素子を通過した信号
の位相の前後関係を比較する位相比較器と、前記位相比
較器で発生される制御信号により制御され、前記被試験
遅延素子の遅延特性の良否を表す信号を出力する試験結
果出力回路とを備えたことを特徴とする。
【００２１】また、本発明にかかる半導体集積回路は、
少なくとも１つはタイミング可変である複数の信号を発
生する外部の信号発生器と接続され、前記複数の信号の
うちタイミング可変の信号と、被試験遅延素子を通過し
た信号の位相の前後関係を比較する位相比較器と、前記
位相比較器で発生される制御信号により制御され、前記
被試験遅延素子の遅延特性の良否を表す信号を出力する
試験結果出力回路とを同一基板上に備えたことを特徴と
する。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態のいく
つかを図面を参照して説明する。図１は本発明の第１の
実施の形態にかかる遅延素子試験装置の概略構成を示す
ブロック図である。この試験装置はパルス発生部１０と
試験回路部２０に大別されている。
【００２３】パルス発生部１０は、２系統の出力端子を
有するパルス発生器１１と、その一方側出力端子に接続
された遅延素子１２と、この遅延素子の遅延時間を既知
の任意の時間に設定する遅延時間設定器１３を備えてい
る。この遅延素子１２は被試験遅延素子以上の性能を有
している必要があり、一般に市販されている汎用ＩＣの
利用やＬＳＩテスタの機能を利用することが可能であ
る。
【００２４】また、試験回路部２０は、パルス発生器１
１の第１の出力であって遅延素子１２を通過した出力を
受ける第１の入力端子２１ａと、パルス発生器１１の第
２の出力であって、被試験遅延素子１を通過した出力を
受ける第２の入力端子２１ｂを有する位相比較器２１、
その出力を計数するカウンタ２３と、遅延時間の期待値
を格納するレジスタ２４と、カウンタ２３の出力とレジ
スタ２４の出力とを比較するディジタル比較器２５とを
備えている。また、被試験遅延素子を取り付けない場合
に位相比較器２１にパルス発生器の出力を直接入力させ
るように、スイッチｓｗ１およびｓｗ２を制御する切換
回路２２が設けられている。
【００２５】次にこの回路の動作を説明する。パルス発
生器１１で発生し基準遅延素子１２を通過した基準パル
スと、被試験遅延素子を通過した基準パルスは位相比較
器２１に入力され、この位相比較器２１で基準信号と被
試験信号の位相の前後関係が比較される。
【００２６】この比較結果によりカウンタを動作させ
る。まず、基準信号を被試験信号より十分早い位相から
始めて順次基準信号の経路に設けられた遅延素子の遅延
量を大きくしていき、被試験信号より遅いタイミングま
で変化させる。この時のカウンタ動作は被試験信号が基
準信号より遅い間はカウントイネーブルとし、同位相お
よび被試験信号が基準測定信号よりも早い位相の場合に
はカウントディスエーブルとする。
【００２７】この様子を図２のタイミングチャートを参
照して説明する。被試験遅延素子ｌの制御信号が初期状
態の時、被試験遅延素子ｌを通過した被試験信号の立ち
上がりエッジがポイント０（ｔ１）の位置にあるものと
する。この状態で基準遅延素子１２の遅延設定をインク
リメントして基準信号をポイント０（ｔ１）に近づけ
る。ポイント０（ｔ１）の直前までは位相比較器２１の
出力がカウントイネーブル状態であるので、カウンタ２
３が動作する。基準遅延素子１２の遅延設定をインクリ
メントし続けると基準信号がポイント０（ｔ１）に到達
し、位相比較器２１の出力がカウントディスエーブルと
なり、カウンタ２３の動作が停止する。遅延設定のイン
クリメントが終了した時点でカウンタ２３の出力データ
をリ一ドバックし、このリードバックデータを初期値と
する。ここまでの操作によりパルス発生部１０と試験回
路部２０の両方の各種要因によるスキューが測定さたこ
とになる。
【００２８】次に被試験素子１の制御信号を変え、試験
しようとする遅延を発生する状態にするとともに、期待
値格納レジスタ２４に期待する遅延値と初期値を足し合
わせたデータを格納する。この状態で基準遅延素子１２
の遅延設定をインクリメントして基準信号をポイント１
（ｔ２）に近づける。この時も前述と同様に基準信号が
ポイント１（ｔ２）に到達するまではカウンタイネーブ
ル状態であるのでカウンタ２３は動作し、ポイント１
（ｔ２）に到達後はカウンタディスエーブル状態となっ
てカウンタ２３が停止する。インクリメントが終了した
時点でディジタル比較器２５の出力を参照し、期待値と
一致したか否かにより被試験遅延素子１の良否判定を行
う。
【００２９】以後、被試験遅延素子１の制御信号を順次
変えて同様な操作を繰り返すことにより、被試験遅延素
子１の全ての状態を試験することが可能である。
【００３０】また、良否判定のみならず定量的な遅延時
間が要求される場合はカウンタ出力データをリードバッ
クし、このリードバックデータと基準信号の遅延時間設
定の分解能とを利用することで計算により容易に求める
ことができる。
【００３１】この実施の形態では試験回路部２０に被試
験遅延素子１を接続するようにしているが、被試験遅延
素子１を含む集積回路３０内に試験回路部２０の構成を
形成しておけば、集積回路に対して外部から基準信号を
入力するだけで遅延素子の測定が可能となる。このた
め、遅延素子を内蔵した複数の集積回路を同時に試験す
ることができ、試験の高速化を図ることができる。
【００３２】図３は位相比較器２１の一例を示す回路図
である。
【００３３】この回路は被試験遅延素子を通過した信号
入力２１ｂをＤ入力とし、基準遅延素子を通過した信号
入力２１ａをクロック入力とするＤ型フリップフロップ
２１１と、その出力Ｑおよび反転出力／Ｑを１方の入力
とし、信号入力２１ａを遅延素子２１２で遅延させたも
のを他方入力とする２入力アンドゲート２１３および２
１４と、２つの２入力アンドゲート２１３および２１４
の出力を任意に切り替えるマルチプレクサ２１５で構成
される。
【００３４】このような回路では、立ち上がり信号が被
試験遅延素子の出力である場合、マルチプレクサ２１５
の制御信号２１６を“１”とすることで前述したカウン
タ制御信号２１７が発生できる。一方、立ち下がり信号
が被試験遅延素子の出力である場合マルチプレクサ２１
５の制御信号２１６を“０”とすることで同様にカウン
タ制御信号２１７が発生できる。したがって、エッジの
立ち上がり／立ち下がりに関係なく試験を行うことが可
能であることがわかる。
【００３５】図４は本発明の第２の実施の形態を示すブ
ロック図であって、図１のカウンタ２３、レジスタ２
４、ディジタル比較器２５の関係のうち、レジスタ２４
について変形を行ったものである。
【００３６】この実施の形態においては、ディジタル比
較器２５に入力される期待値として上限期待値を格納す
る上限期待値格納レジスタ２６と、下限期待値を格納す
る下限期待値格納レジスタ２７と、初期値を格納する初
期値格納レジスタ２４と、上限期待値に初期値を加算す
る加算器２８、下限期待値に初期値を加算する加算器２
９を有している。
【００３７】これにより、被試験遅延素子１の遅延量が
各種要因によって大きなバラツキを有している場合でも
実ＬＳＩの試験を行うことができる。
【００３８】図５は測定回路部をＬＳＩの一部として実
現した場合の、パルス発生部との関係の種々の場合につ
いて説明したものである。図５ａは図１に示した第一の
実施の形態におけるパルス発生器１１と基準遅延素子１
２を全てＬＳＩテスタ４０に置き換えた構成となってい
る。図５ｂは比較的性能が低いＬＳＩテスタ４５と基準
遅延素子１２を組み合わせた構成となっている。図５ｃ
は図１の場合と同様に、簡易型のパルス発生器１１と基
準遅延素子１２を組み合わせた構成となっている。図５
ｄは遅延時間を自由に設定できる高性能なパルス発生器
１５のみの椎成となっている。このように、本発明は種
々の態様で実施することができる。
【００３９】本発明の第３の実施の形態を図６を参照し
て説明する。この実施の形態では、可変遅延素子を内蔵
した複数のＬＳＩ３０−１〜３０−ｎについて同時に試
験を行う。このため、一つのパルス発生器１１の一方の
出力信号を基準可変遅延素子１２で遅延させ、これとパ
ルス発生器の出力信号を対にしてそれぞれ複数のＬＳＩ
３０−１〜３０−ｎに供給し、これらのＬＳＩからの出
力データを圧縮器３１で圧縮して出力するようにしてい
る。
【００４０】この場合、良否の判定を圧縮器３１の圧縮
出力について行うことにより、複数のＬＳＩ３０−１〜
３０−ｎの良否を一括して判定することができる。すな
わち、圧縮データで不良と判断された場合のみ、各ＬＳ
Ｉのディジタル比較器２５の出力を参照し、どのＬＳＩ
が不良であるかを特定することが可能である。
【００４１】このような方法では、同時に試験可能なＬ
ＳＩの個数には制限は無く、効率的な試験が可能とな
る。
【００４２】図７は本発明による第４の実施の形態を示
すブロック図である。この実施の形態は、同一ＬＳＩ３
０内に複数の可変遅延素子１−１〜１−ｎが内蔵されて
おり、この複数の可変遅延素子の一つを選択回路３２に
より選択して位相比較器２１に与えるようにしたもので
ある。すなわち、選択回路３２により選択された可変遅
延素子１−１の出力信号である被試験信号を位相比較器
２１に入力し、前述した第１の実施の形態と同様な操作
を繰り返し、当該可変遅延素子の試験を行う。この試験
が終了後、選択回路３２の制御信号を切り替えて、全て
の可変遅延素子を順次試験する。なお、スペースに余裕
がある場合には、選択回路を設けることなく、可変遅延
素子に１対１で位相比較器、カウンタ等を内蔵させるこ
とも可能である。
【００４３】
【発明の効果】以上のように、本発明によれば、パルス
発生部で得られた正確に遅延時間を設定できる基準パル
スと、被試験遅延素子を通過した試験パルスを試験回路
部で位相比較するようにしているため、試験を高速にか
つ高精度に実施することが可能となる。
【００４４】試験回路部は集積回路、特にＬＳＩ内に内
蔵することができ、このようにしたときには、集積回路
の変更を最小にした上で高速測定が可能となる。特に、
複数のＬＳＩを同時に試験することが可能となって、試
験効率が向上する。
【００４５】また、試験中に制御系のＣＰＵと測定系で
情報のやり取りが一切無いため、遅延素子の良否判定が
高速に行われる。
【００４６】本発明はＬＳＩテスタでの出荷試験／受け
入れ試験、また可変遅延素子を内蔵したＬＳ１を実シス
テムに組み込んだ後にも適用可能である。
【００４７】さらに、基準信号の遅延時間を自由に決め
られればその態様を問わないため、適用する試験装置、
試験対象物に応じて、試験システムの最適化を図ること
ができる。
【００４８】また、本発明にかかる集積回路は、位相比
較器と試験結果出力部とを同一基板上に有しているた
め、パルス発生部に接続するだけで集積回路内の遅延素
子の遅延特性試験を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる遅延時間試
験装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態における測定動作を
示すタイミングチャートである。
【図３】本発明の第１の実施の形態における位相比較器
の詳細な回路構成を示す回路図である。
【図４】本発明の第２の実施の形態にかかる遅延時間測
定装置の一部の構成を示すブロック図である。
【図５】図１の構成のうち試験回路部を集積回路内に組
み込んだ場合、本発明が種々の態様で適用可能であるこ
とを示す説明図である。
【図６】複数のＬＳＩについて遅延素子の試験を行う本
発明の第３の実施の形態を示すブロックずである。
【図７】ＬＳＩ内に複数の遅延素子を有する場合の試験
を行う本発明の第４の実施の形態を示すブロック図であ
る。
【符号の説明】
１ 遅延素子 １０ パルス発生部 １１ パルス発生器 １２ 遅延素子 １３ 遅延時間設定器 ２０ 試験回路部 ２１ 位相比較部 ２３ カウンタ ２４ レジスタ ２５ ディジタル比較器 ２６ 上限期待値格納レジスタ ２７ 下限期待値格納レジスタ ３０ 集積回路（ＬＳＩ） ３１ 圧縮器

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つはタイミング可変である複
    数の信号を発生する信号発生器と、 前記複数の信号のうちタイミング可変の信号と、被試験
    遅延素子を通過した信号の位相の前後関係を比較する位
    相比較器と、 前記位相比較器で発生される制御信号により制御され、
    前記被試験遅延素子の遅延特性の良否を表す信号を出力
    する試験結果出力回路とを備えた遅延素子試験装置。
  2. 【請求項２】前記試験結果出力回路は、前記位相比較器
    の出力により制御されるカウンタを含むことを特徴とす
    る請求項１に記載の遅延素子試験装置。
  3. 【請求項３】前記試験結果出力回路は、前記カウンタの
    出力と判定基準値を格納する記憶部の記憶内容とを比較
    する比較手段をさらに備えたことを特徴とする請求項２
    に記載の遅延素子試験装置。
  4. 【請求項４】前記記憶部が初期値を格納する初期値格納
    レジスタであることを特徴とする請求項３に記載の遅延
    素子試験装置。
  5. 【請求項５】前記記憶部が上限期待値レジスタと下限期
    待値レジスタとをさらに備えたことを特徴とする請求項
    ４に記載の遅延素子試験装置。
  6. 【請求項６】被試験遅延素子および前記位相比較器、前
    記試験結果出力回路が同一集積回路上に形成されたもの
    であることを特徴とする請求項５に記載の遅延素子試験
    装置。
  7. 【請求項７】被試験遅延素子および前記位相比較器、前
    記試験結果出力回路が形成された集積回路が複数個前記
    パルス発生部に接続されることを特徴とする請求項１に
    記載の遅延素子試験装置。
  8. 【請求項８】複数の集積回路の試験結果出力回路の各出
    力を圧縮して出力する圧縮器をさらに備えた請求項７に
    記載の遅延素子試験回路。
  9. 【請求項９】少なくとも１つはタイミング可変である複
    数の信号を発生する信号発生器と、 前記複数の信号のうちタイミング可変の信号を選択的に
    複数の被試験遅延素子に分配する選択回路と、 前記被試験遅延素子を通過した信号の位相の前後関係を
    比較する位相比較器と、 前記位相比較器で発生される制御信号により制御され、
    前記被試験遅延素子の遅延特性の良否を表す信号を出力
    する試験結果出力回路とを備えた遅延素子試験装置。
  10. 【請求項１０】少なくとも１つはタイミング可変である
    複数の信号を発生する外部の信号発生器と接続され、前
    記複数の信号のうちタイミング可変の信号と、被試験遅
    延素子を通過した信号の位相の前後関係を比較する位相
    比較器と、 前記位相比較器で発生される制御信号により制御され、
    前記被試験遅延素子の遅延特性の良否を表す信号を出力
    する試験結果出力回路とを同一基板上に備えた、試験機
    能を有する半導体集積回路。
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