JP2004279155A - サンプリングデジタイザを使ったジッタ試験装置、方法及びこのサンプリングデジタイザを備えた半導体試験装置 - Google Patents

Abstract

【課題】粗遅延部においてサンプリングクロックのジッタの発生をほぼゼロにすることが可能なサンプリングクロックの発生装置を備えるサンプリングデジタイザ及びこれを用いる半導体試験装置を提供する。
【解決手段】サンプリングデジタイザはクロック発生手段とサンプリング手段とデジタイザ手段とを備え、サンプリング手段にはサンプリング周期の期間におけるクロック信号の周期単位の遅延を担当するクロック単位遅延部と、クロック信号の周期未満の遅延量を担当する微小遅延部とを備え、デジタイザ手段は低速サンプリング信号を受けて量子化変換した電圧データであるサンプリングデータを順次メモリへ格納し、メモリへ格納されたサンプリングデータ群の電圧データ値の変化量に基づいて被測定信号が有するジッタ量を求める。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
この発明は、被測定デバイス（ＤＵＴ）から出力される周期的な測定信号を測定するサンプリングデジタイザに関する。特に、サンプリングクロックのジッタの発生を最小限にするサンプリングクロックの発生装置を備えるサンプリングデジタイザに関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００２−１３９５５０号公報（第６図）
特開２００２−１８９０３６号公報（第７図）
特開２００２−１８９０３７号公報（第５図）
【０００４】
特開２００２−１３９５５０号公報では、短時間でクロック信号のタイミングをジッタ測定点に合致させることができるサンプリングデジタイザの提供である。 これによれば、取り込みたい入力信号波形の所望の点にクロック信号のタイミングを短時間で合致させることができ、試験時間を短縮することができる。
特開２００２−１８９０３６号公報では、ＰＬＬ回路構成を適用してジッタ成分を増大させることなくクロック信号の印加タイミングを制御することができるサンプリングデジタイザの提供である。 これによれば、サンプリングクロックの位相をＰＬＬ回路構成の位相を変更制御することで、所望のタイミング（位相）でサンプリングできる。
特開２００２−１８９０３７では、データ信号を取り込むためのトリガ信号を発生するトリガ回路のミストリガを防止したサンプリングデジタイザの提供である。
【０００５】
ここで、図８のＩｎｐｈａｓｅサンプリング（同期サンプリング）によるジッタ測定方法について簡単に説明する。
図８Ｂに示すｔ１周期の高速の繰り返しの入力信号ＨＲＳがサンプリングヘッドに入力された場合、この入力信号ＨＲＳのジッタ測定点、この例ではｎ×ｔ１周期における入力信号波形の立ち上がりエッジの半値点近傍を、図８Ｃに示すサンプリングレートＴ１のクロック信号ＣＬＫ２を発生させてサンプリングする。サンプリングされた図８Ａに示すサンプリング電圧ＳＭＰＤをデジタイザへ取り込み、これを解析することにより、高速信号ＨＲＳのジッタ量が電圧の変化として測定できる。換言すると、高速信号ＨＲＳの波形の傾き（ΔＶ／Δｔ）により、ジッタ（Δｔ）が同期サンプリングにより電圧（ΔＶ）に変換される。
【０００６】
次に、図１は従来の半導体試験装置が備えるサンプリングデジタイザの原理構成図である。
この構成要素はＦＴユニットＦＴＵと、被試験デバイスＤＵＴと、クロック源４０と、サンプリングヘッド部１００と、デジダイザ部１５０とがある。
ＦＴユニットＦＴＵはユーザーが作成した試験プログラムに基づいてＤＵＴへ所定の試験パターンＰＡＴ１等を印加して各種測定を行い、ＤＵＴの良否判定等を行うものである。
【０００７】
ここで、ＤＵＴが出力するＤＵＴ出力信号Ｓ１が一定周期で繰り返し発生する周波数ｆｘは、デバイスの品種により多様である。例えば、１０００ＭＨｚ以上の場合もあれば、１０ＭＨｚ以下の場合もある。尚、ＤＵＴの一例としてはＰＬＬ発振回路を内蔵したＩＣ等がある。
ここで、図３はＤＵＴ出力信号Ｓ１の周波数と必要な可変遅延量とを説明する関係図である。ＤＵＴ出力信号Ｓ１の全波形をサンプリングする為には、図３Ａ、Ｂに示すように、少なくともＤＵＴの１サイクル時間ＣＴ２の可変遅延量ＤＬｘが必要である。例えば、ＤＵＴ出力信号Ｓ１が１０００ＭＨｚの場合は、（１／１０００ＭＨｚ）＝１ｎｓ以上の可変遅延量（図３Ａ参照）が必要であり、１０ＭＨｚの場合は、（１／１０ＭＨｚ）＝１００ｎｓ以上の可変遅延量（図３Ｂ参照）が必要である。尚、両方ともにサンプリング周期ＳＴ１は１００ｎｓが適用する例である。
【０００８】
図１に戻り、クロック源４０は、クロックマスタとも呼称され、ＦＴＵの制御に基づいて多種多様な複数のクロック信号やパルスを発生するものである。本願においてクロック源４０から出力する１つの基本クロック４０ｃｌｋはサンプリング用に適用するクロックであり、サンプリングヘッド部１００へ供給する。具体数値例として、基本クロック４０ｃｌｋの周波数はＤＵＴに対応した１０ＭＨｚ（周期時間が１００ｎｓ）の場合と仮定する。
【０００９】
サンプリングヘッド部１００は繰り返し発生するＤＵＴ出力信号Ｓ１を受けて所望のタイミング（位相）でサンプリングした結果のサンプリング信号１２ｓを出力するものであって、位相シフト手段２０と、パルサー１４と、サンプリングヘッドＳＨとを備える。
【００１０】
位相シフト手段２０は、クロック源４０からの基本クロック４０ｃｌｋを受けて所望の位相量に遅延（例えば０ｎｓ〜１００ｎｓの範囲）させたサンプリングクロック２０ｃｌｋを出力するものである。但し、自身に内在する許容ジッタ量は測定に支障とならない範囲内でなければならない。ここで、可変とする遅延量（位相量）は図３Ａ、Ｂに示すＤＵＴ出力信号Ｓ１の少なくとも１サイクル時間ＣＴ２（例えば１ｎｓ又は１００ｎｓ）が必要である。
一方で、必要とされる位相分解能（遅延分解能）は、測定波形の１サイクル時間ＣＴ２をＭ分割、例えばＭ＝１００分割してサンプリングできる必要がある。従って、ＤＵＴ出力信号Ｓ１が１０００ＭＨｚ（１ｎｓ）の場合、１ｎｓ／１００＝１０ｐｓ（ピコ秒）が少なくとも必要である。実際には多様な品種のＤＵＴに対応する為に、１０ｐＳ未満を備えることが求められる。
【００１１】
ここで、図２は従来の位相シフト手段２０の具体的な構成例である。構成要素は粗遅延部２２と、微小遅延部２６と、遅延選択部２８とを備える。
粗遅延部２２は例えば１０ｎＳ単位の遅延量を担当する遅延部であり、ＬＣデレイ方式で直列的に遅延した途中タップから所望の遅延量の信号をマルチプレクサＭＰＸで選択して出力する。租遅延部２２の遅延量は自己ジッタ量、部品サイズから２ｎｓステップで５０ｎｓ程度が実用的に最大である。一方で、粗遅延部２２では信号の伝搬の反射等で波形が歪む結果、無用の自己ジッタが多く生じる難点があり、またＬＳＩ化ができない難点がある。特に、ＤＵＴ出力信号Ｓ１のジッタ量を測定する場合には、位相シフト手段２０自体のジッタは極力無くすることが求められる。
【００１２】
微小遅延部２６は、例えば１０ｐＳ分解能で最大１０ｎｓ以下の微小遅延量を担当する遅延部である。一般的にはＬＳＩ化されている。ＬＳＩの基本的なバッファゲートを所望数直列接続してゲート遅延した複数系統の遅延群の中から何れかをマルチプレクサＭＰＸで選択したサンプリングクロック２０ｃｌｋを出力する。これにより所望の微小遅延を得ることが可能である。ここで、微小遅延部２６で比較的大きな１０ｎｓ以上の遅延量を付与しようとすると、ＬＳＩのゲート数の増大となり、また内部温度の変動に伴う遅延量の変動やジッタの増加が生じてくるので実用的な限度がある。
【００１３】
遅延選択部２８はデジダイザ部１５０からの位相シフト信号７０ｓに基づいて遅延量を増減するコードデータを生成し、生成した選択信号２８ｓ、２９ｓを対応する粗遅延部２２と微小遅延部２６とに供給する。尚、当該遅延選択部２８内に、論理遅延データを物理遅延データに変換するリニアライズメモリを内蔵する場合もある。
【００１４】
図１に戻り、パルサー１４は、位相シフト手段２０からの所望に遅延されたサンプリングクロック２０ｃｌｋを受けて、サンプリング用の細いパルスに変換したサンプリングパルス１４ｐを生成してサンプリングヘッドＳＨへ供給するものである。
【００１５】
サンプリングヘッドＳＨは、パルサー１４からのサンプリングパルス１４ｐによる一瞬のタイミングで、ＤＵＴ出力信号Ｓ１のアナログ電圧をサンプリングしてホールドした結果のサンプリング信号１２ｓを出力する。
【００１６】
デジダイザ部１５０はＡＤ変換器（ＡＤＣ）３０と比較手段５０とデジタルキャプチャメモリ（ＤＣＡＰ）６０とキャプチャ制御部７０とを備えている。
ＡＤ変換器３０は上記アナログ電圧のサンプリング信号１２ｓを受けて、量子化変換し、変換したサンプリングデータ３０ｄを比較手段５０とデジタルキャプチャメモリ６０へ供給する。
【００１７】
比較手段５０はアナログ出力をディジタルコンパレータで比較するものである。これは、ある特定のマシンワードに期待値電圧（Ｖｔｈ＋，Ｖｔｈ−）に対して、両電圧範囲内に入っている場合０ｘ２のフラグ（ＦＬＡＧ）を立て、Ｖｔｈ＋より高い電圧の場合０ｘ３のフラグを立て、Ｖｔｈ−より低い電圧の場合０ｘ１のフラグを立てます。その結果、ＤＣＡＰを使用する事なく、マシンワードのある特定アドレスのフラグを読み出す（ＲＥＡＤ）ことにより期待値電圧の範囲内に入っているかどうか高速に判定することができる。前記で得られた判定結果のエッジ点検出信号５０ｓをキャプチャ制御部７０へ供給する。
【００１８】
キャプチャ制御部７０はエッジ点サーチ制御とサンプリングデータの格納制御とを行うものである。即ち、ジッタ測定を行う場合におけるエッジ点サーチ制御では、先ず上記エッジ点検出信号５０ｓに基づいて所望の位相方向へ移動制御させる位相シフト信号７０ｓを発生し、これを位相シフト手段２０へ供給する。この結果、位相シフト手段２０から出力されるサンプリングクロック２０ｃｌｋの位相は所望の電圧レベルの範囲内へ収束できる。移動完了後は、位相シフト信号７０ｓを固定保持した状態に固定する。
次にサンプリングデータ３０ｄの格納制御では、前記で位相同期された位相シフト信号７０ｓを固定保持した状態で、所定期間に対して、連続的にサンプリングデータ３０ｄがＤＣＡＰ６０へ格納されるように、格納制御信号７１ｓを発生してＤＣＡＰ６０へ供給する。この結果、ＤＵＴ出力信号Ｓ１のジッタ測定データが取得できることとなる。
【００１９】
ＤＣＡＰ６０は、上記測定によって、所定期間に対する連続的なサンプリングデータ３０ｄを格納する所定容量のメモリであって、測定完了後に、前記データをコンピュータ等で読み出して演算解析処理することでＤＵＴ出力信号Ｓ１のジッタ量が演算により算出できる。
【００２０】
【発明が解決しようとする課題】
上述説明したように測定対象となるＤＵＴの１サイクル時間ＣＴ２は、例えば１００ｎＳ以上の遅延量が必要であり、且つ、位相分解能（遅延分解能）は、例えば１０ｐＳ（ピコ秒）未満が要求される。これに対応する為に、位相シフト手段２０は図２に示すように、粗遅延部２２と微小遅延部２６との両方を備えている。
ところで、ＤＵＴ出力信号Ｓ１のジッタ量を測定する場合のように、位相シフト手段２０自体の自己ジッタが極力無くすることが求められている。しかしながら、従来構成の位相シフト手段２０においては内部で発生する自己ジッタ量が大きくなりやすい結果、ＤＵＴ出力信号Ｓ１のジッタ成分をより正確に測定することが困難な状況にある。
従って、ＤＵＴ出力信号Ｓ１のジッタ成分をより正確に測定することが求められるサンプリングデジタイザや半導体試験装置においては、好ましくなく実用上の難点がある。
そこで、本発明が解決しようとする課題は、比較的大きな遅延を担当する粗遅延部においてサンプリングクロックのジッタの発生をほぼゼロにすることが可能なサンプリングクロックの発生装置を備えるサンプリングデジタイザ及びこれを用いる半導体試験装置を提供することである。
【００２１】
【課題を解決するための手段】
第１の解決手段を示す。ここで第１図と第４図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスから出力される高速の繰り返し信号（被測定信号）を受けて前記被測定信号が有するジッタ量を測定するサンプリングデジタイザを使ったジッタ試験装置であって、
サンプリングデジタイザはクロック発生手段とサンプリング手段とデジタイザ手段とを備え、
上記クロック発生手段（例えばクロック源４０）はＤＵＴから出力される被測定信号の所定複数Ｎ期間の周期をサンプリング周期ＳＴ１と呼称したとき、前記サンプリング周期ＳＴ１と当該クロック発生手段から発生するクロック信号の所定複数Ｐ期間の周期との両周期において同期関係（１：１の関係）となるクロック信号を発生するものであり、
上記サンプリング手段（例えばサンプリングヘッド部１００）は上記クロック発生手段から供給されるクロック信号を受けて所定に遅延制御したサンプリングクロック２０ｃｌｋを発生して、上記被測定信号の立ち上がり遷移若しくは立下がり遷移における所定電圧レベル（例えば中間レベル）をサンプリングし、サンプリングして得られた低速でアナログの低速サンプリング信号１２ｓを出力するものであり、
当該サンプリング手段にはサンプリング周期ＳＴ１の期間における上記クロック信号の周期単位の遅延を担当するクロック単位遅延部８０と、上記クロック信号の周期未満の遅延量を担当する微小遅延部２６とを備え、
上記デジタイザ手段（例えばデジダイザ部１５０）は、上記低速サンプリング信号１２ｓを受けて量子化変換した電圧データであるサンプリングデータ３０ｄを順次メモリへ格納し、前記メモリへ格納されたサンプリングデータ群の電圧データ値の変化量に基づいて上記被測定信号が有するジッタ量を求めるものであり、
以上を具備することを特徴とするサンプリングデジタイザを使ったジッタ試験装置である。
【００２２】
次に、第２の解決手段を示す。ここで第４図と第５図は、本発明に係る解決手段を示している。
上述クロック単位遅延部８０の一態様としては、上記クロック単位遅延部が備えるクロック分周用の分周値Ｓを一時的に他の分周値Ｑに変更制御して、上記クロック信号の周期単位の遅延を行って上記サンプリングクロックの位相位置をシフト移動する、ことを特徴とする上述サンプリングデジタイザを使ったジッタ試験装置がある。
【００２３】
次に、第３の解決手段を示す。ここで第４図と第５図は、本発明に係る解決手段を示している。
上述クロック単位遅延部８０の一態様は、カウンタ８２とＡＮＤゲート回路８４と分周器８６とを備え、
上記カウンタ８２と上記ＡＮＤゲート回路８４とは上記クロック発生手段から上記クロック信号を受けて、外部からマスク回数Ｒのマスクデータを受けた都度、上記カウンタ８２が前記マスク回数Ｒに対応したマスク信号８２ｓを生成し、上記ＡＮＤゲート回路８４が前記マスク信号８２ｓに基づいて上記クロック信号をＲ回数間引きした結果のマスククロック信号８４ｓを上記分周器８６へ供給するものであり、
上記分周器８６は上記サンプリング周期ＳＴ１となる所定の分周値Ｓに基づいて、上記マスククロック信号８４ｓを適用して分周値Ｓで分周した結果のサンプリングクロック２０ｃｌｋを発生するものである、ことを特徴とする上述サンプリングデジタイザを使ったジッタ試験装置がある。
【００２４】
次に、第４の解決手段を示す。ここで第７図は、本発明に係る解決手段を示している。
上述クロック単位遅延部８０の前段にクロック逓倍部９０を備え、前記クロック逓倍部９０は上記クロック信号を受けて逓倍数制御信号９０ｃで所定に逓倍した逓倍クロック信号４１ｃｌｋを発生し、前記逓倍クロック信号を上記クロック信号の代わりにクロック単位遅延部８０へ供給する、ことを特徴とする上述サンプリングデジタイザを使ったジッタ試験装置がある。
【００２５】
次に、第５の解決手段を示す。
上述サンプリング手段の一態様としては、例えばサンプリングヘッド部１００であって、サンプリング周期ＳＴ１を単位としてサンプリングクロック２０ｃｌｋを１回発生し、サンプリング周期ＳＴ１における複数Ｎの被測定信号の中で被測定信号の所定位相の波形がサンプリングされるように、上記クロック発生手段から供給されるクロック信号を受けて所定に遅延制御したサンプリングクロック２０ｃｌｋを発生し、前記サンプリングクロックに基づいて上記被測定信号の波形をサンプリングして低速でアナログの低速サンプリング信号１２ｓに変換して出力するものである、ことを特徴とする上述サンプリングデジタイザを使ったジッタ試験装置がある。
【００２６】
次に、第６の解決手段を示す。
上述デジタイザ手段の一態様としては、例えばデジダイザ部１５０であって、上記低速サンプリング信号１２ｓを受けて電圧情報であるサンプリングデータ３０ｄに量子化変換し、第１に前記サンプリングデータに基づいてジッタを測定すべき所定の位相位置へサンプリングクロック２０ｃｌｋの位相を制御する位相シフト信号７０ｓを発生し、第２に前記位相制御で所定の位相位置へサンプリングクロックを移動させた後、当該位相制御を固定状態にして上記被測定信号が有するジッタ量を測定するものである、ことを特徴とする上述サンプリングデジタイザを使ったジッタ試験装置がある。
【００２７】
次に、第７の解決手段を示す。ここで第１図と第８図は、本発明に係る解決手段を示している。
上記課題を解決するために、上述サンプリングデジタイザを使ったジッタ試験装置を備えて被試験デバイスのジッタを測定するサンプリングデジタイザを使ったジッタ試験方法であって、
上記デジタイザ手段により入力される被測定信号をサンプリングして取得した電圧情報であるサンプリングデータ３０ｄに基づいて、波形の立ち上がり若しくは立下がりを示す前記被測定信号の所定の振幅レベル位置へ上記サンプリングクロック２０ｃｌｋの位相を移動させた後に固定状態にするステップを具備し、
上記固定状態のサンプリングクロックの条件で所定期間にわたって上記被測定信号を測定して取得したサンプリングデータ３０ｄをメモリ（例えばＤＣＡＰ６０）へ順次格納するステップを具備し、
メモリへ格納した一群のサンプリングデータ３０ｄである電圧値の変動推移から当該被測定信号におけるジッタ量を特定するステップを具備し、
以上を具備することを特徴とするサンプリングデジタイザを使ったジッタ試験方法がある。
【００２８】
次に、第８の解決手段を示す。
上記課題を解決するために、サンプリングデジタイザを使って被試験デバイスのジッタを試験する半導体試験装置において、
上述サンプリングデジタイザを使ったジッタ試験装置を備える、ことを特徴とする半導体試験装置がある。
【００２９】
次に、第９の解決手段を示す。
上記課題を解決するために、サンプリングデジタイザを使って被試験デバイスのジッタを試験する半導体試験装置において、
上述サンプリングデジタイザを使ったジッタ試験方法を備える、ことを特徴とする半導体試験装置がある。
【００３０】
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。
【００３１】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
【００３２】
本発明について、図４〜図７とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また必要がない限り同一符合の要素は説明を省略する。ここで、具体数値例として、ＤＵＴ出力信号Ｓ１の周波数ｆｘが１０ＭＨｚ（１００ｎｓ周期）と仮定し、且つ、基本クロック４０ｃｌｋの周波数を１００ＭＨｚ（１０ｎｓ周期）と仮定する。
【００３３】
本発明の位相シフト手段は、図４に示すように、クロック単位遅延部８０と、微小遅延部２６を具備する構成である。尚、微小遅延部２６は従来と同一要素である。
クロック単位遅延部８０は、クロック源４０から１００ＭＨｚ（１０ｎｓ周期）の基本クロック４０ｃｌｋを受けて、外部の制御に基づいて１０ｎｓ単位に位相をシフトした分周クロック８６ｓを出力するものである。この内部構成要素の一例としては、カウンタ８２と、ＡＮＤゲート回路８４と、分周器８６とを備える。ここで、図５はクロック単位遅延部の動作を説明するタイミングチャートである。
【００３４】
分周器８６はＤＵＴ出力信号Ｓ１の周期に対応するように分周するものであり、分周値をＱとしたとき、１／Ｑに分周した低速のクロックを出力する。即ち、上記マスククロック８４ｓを受けてＱ分周した分周クロック８６ｓを実際のサンプリングに適用するクロックとして出力する。
【００３５】
ＡＮＤゲート回路８４はカウンタ８２から出力されるマスク信号８２ｓが”１”（ＯＮ）の場合は基本クロック４０ｃｌｋがそのままスルーして分周器８６に入力される。逆に、マスク信号８２ｓが”０”（ＯＦＦ）の場合は基本クロック４０ｃｌｋはマスクされ、分周器８６にクロックは入力されない。
【００３６】
カウンタ８２は外部からダウンカウント値Ｍ（クロックマスクＭ）のプリセットデータの入力を受けて動作開始するダウンカウンタであり、ダウンカウント完了後は停止する。マスク信号８２ｓは定常時は”１”を出力し、ダウンカウント中は”０”を出力する。
【００３７】
この動作について、図５のタイミングチャートを示して説明する。図５の中で、当初においてサンプリングクロック２０ｃｌｋの位相は図５Ｂに示す位相Ｐ１の位置に存在しているものと仮定する。また、分周値Ｑ＝１０の設定、即ち入力であるマスククロック８４ｓを１／１０に分周する場合と仮定する。尚、定常時におけるマスク信号８２ｓは図５Ａに示すように、”１”を常時出力している。
【００３８】
先ず、図５Ｄの位相Ｐ２のように、当初の位相Ｐ１に対して１０ｎｓ位相を進めた位置へ移動させたいときは、カウンタ８２へダウンカウント値Ｍ＝”１”をセットする。すると、ダウンカウンタが動作開始し、図５Ｃに示す１クロック期間、マスク信号８２ｓは”０”を出力する。従って、ＡＮＤゲート回路８４により１回のみ基本クロック４０ｃｌｋがマスクされる。この結果、分周クロック８６ｓは１０ｎｓ遅延した位相Ｐ２（図５Ｄ参照）のクロックとして発生されることとなる。
【００３９】
次に、図５Ｆの位相Ｐ１０のように、当初の位相Ｐ１に対して１０ｎｓ位相を戻した位置へ移動させたいときは、カウンタ８２へダウンカウント値Ｍ＝”９”をセットする。すると、ダウンカウンタが動作開始し、図５Ｅに示すように、９クロック期間、マスク信号８２ｓは”０”を出力する。従って、ＡＮＤゲート回路８４により９回のみ基本クロック４０ｃｌｋがマスクされる。この結果、分周クロック８６ｓは１０ｎｓ遅延が戻された位相Ｐ１０（図５Ｆ参照）のクロックとして発生されることとなる。
また、クロックマスクＭ（ダウンカウント値Ｍ）＝”１”実施後、クロックマスクＭ＝”９”を行うと元のエッジをサンプリングする事が可能である。それにより、期待しているエッジを超えた場合は、元のエッジに戻して微小遅延部で細かくサーチする事が可能である。
【００４０】
上述動作説明によれば、ダウンカウント値Ｍをカウンタ８２へセットする都度、位相を移動させることができる。無論、位相を進めることも、遅らせることもできる。また、ダウンカウント値Ｍの値により瞬時に所望の位相Ｐ１〜Ｐ１０に変更することもできる。これにより、図２に示す従来の粗遅延部２２と同等以上の大きな遅延付与が可能となる大きな利点が得られ、且つジッタの増加をほぼ皆無にすることができる。従って、位相シフト手段の内部で発生する自己ジッタ量が大幅に低減されて、良好なサンプリング測定が可能となる大きな利点が得られる。更に、これら位相シフト手段の回路全体をＬＳＩに実装可能な回路構成にできる利点も得られている。
【００４１】
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
例えば、位相シフト手段２０をＬＳＩ内に実装する回路形態として、図６の差動回路方式のクロック単位遅延部の回路例に示すように、ジッタ要因となる信号線路に対して可能な限り差動伝送回路にして、隣接回路の誘導ノイズや電源ノイズ等に伴う自己ジッタ量が増加しないように構成する。これにより、ＤＵＴのジッタ成分をより精度良く測定できるようになる。
【００４２】
更に所望により、図４に示す微小遅延部２６において、所望数直列接続する遅延用のバッファゲートに対して差動伝送回路形態で構成しても良い。この場合には、隣接回路の誘導ノイズや電源ノイズ等に伴う自己ジッタ量が更に低減できる利点が得られる。
【００４３】
また、図７の他の位相シフト手段の構成例に示すように、クロック逓倍部９０を前段に追加する構成としても良い。クロック逓倍部９０は例えばＰＬＬ回路構成の逓倍数Ｗが可変の逓倍回路であって、自己ジッタの発生を極力低減可能で、任意逓倍周波数に逓倍した逓倍クロック４１ｃｌｋに変換して後段回路へ供給するものである。外部から与える逓倍数制御信号９０ｃは後段回路が動作可能な範囲内において、高いクロック周波数の逓倍クロック４１ｃｌｋを発生させる。例えば、後段回路が２ｎｓ周期（５００ＭＨｚ）程度まで動作可能な場合には、逓倍クロック４１ｃｌｋの周期が２ｎｓ（５００ＭＨｚ）付近となる逓倍数制御信号９０ｃに設定制御する。
これによれば、クロック単位遅延量が基本クロック４０ｃｌｋの周期に依存することが無くなるので、微小遅延部２６で担当する微小遅延量を必要最小限に低減できる利点が得られる結果、微小遅延部２６に内在する自己ジッタが一層低減できる利点が得られる。
【００４４】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明の位相シフト手段によれば、図５のタイミングチャートに示すように１０ｎｓ単位で位相を変えることができる。これにより従来の租遅延部２２以上の遅延量を容易に持たせる事ができ、且つジッタ増加が大幅に低減される。更に、従来の租遅延部２２のような大規模なディレイライン（部品サイズと消費電流が大きい）を搭載する必要性がない。
従って、ジッタの増加が大幅に低減されて、良好なサンプリング測定が可能となる大きな利点が得られる。更に、これら位相シフト手段の回路をＬＳＩに実装可能となる利点も得られる。
更に、本願構成では高速に切り替えて瞬時にサンプリング測定ができるので、引用文献（特開２００２−１８９０３６号公報）に対比して１／１０〜１／１００以上の短時間でサンプリングが完了できる利点も備えている。前記短時間測定が可能であることに伴い、半導体試験装置におけるデバイス試験のスループットが向上する利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】従来の半導体試験装置が備えるサンプリングデジタイザの原理構成図である。
【図２】従来の位相シフト手段の具体的な構成例である。
【図３】ＤＵＴ出力信号Ｓ１の周波数と必要な可変遅延量とを説明する関係図である。
【図４】本発明の位相シフト手段の構成例である。
【図５】図４のクロック単位遅延部の動作を説明するタイミングチャートである。
【図６】図４の位相シフト手段をＬＳＩ内に実装するときの差動回路方式のクロック単位遅延部の回路例である。
【図７】本発明の他の位相シフト手段の構成例である。
【図８】Ｉｎｐｈａｓｅサンプリング（同期サンプリング）によるジッタ測定方法を説明する図。
【符号の説明】
１４ パルサー
２０ 位相シフト手段
２２ 粗遅延部
２６ 微小遅延部
２８ 遅延選択部
３０ ＡＤ変換器（ＡＤＣ）
４０ クロック源
５０ 比較手段
６０ デジタルキャプチャメモリ（ＤＣＡＰ）
７０ キャプチャ制御部
８０ クロック単位遅延部
８２ カウンタ
８４ ＡＮＤゲート回路
８６ 分周器
９０ クロック逓倍部
１００ サンプリングヘッド部
１５０ デジダイザ部
ＤＵＴ 被試験デバイス
ＦＴＵ ＦＴユニット
ＭＰＸ マルチプレクサ
ＳＨ サンプリングヘッド

Claims (9)

1. 被試験デバイス（ＤＵＴ）から出力される高速の繰り返し信号（被測定信号）を受けて該被測定信号が有するジッタ量を測定するサンプリングデジタイザを使ったジッタ試験装置であって、
   サンプリングデジタイザはクロック発生手段とサンプリング手段とデジタイザ手段とを備え、
   該クロック発生手段はＤＵＴから出力される被測定信号の所定複数Ｎ期間の周期をサンプリング周期と呼称したとき、前記サンプリング周期と当該クロック発生手段から発生するクロック信号の所定複数Ｐ期間の周期との両周期において同期関係となるクロック信号を発生するものであり、
   該サンプリング手段は該クロック発生手段から供給されるクロック信号を受けて所定に遅延制御したサンプリングクロックを発生して、該被測定信号の立ち上がり遷移若しくは立下がり遷移における所定電圧レベルをサンプリングし、サンプリングして得られた低速サンプリング信号を出力するものであり、
   当該サンプリング手段にはサンプリング周期の期間における該クロック信号の周期単位の遅延を担当するクロック単位遅延部と、該クロック信号の周期未満の遅延量を担当する微小遅延部とを備え、
   該デジタイザ手段は該低速サンプリング信号を受けて量子化変換した電圧データであるサンプリングデータを順次メモリへ格納し、前記メモリへ格納されたサンプリングデータ群の電圧データ値の変化量に基づいて該被測定信号が有するジッタ量を求めるものであり、
   以上を具備することを特徴とするサンプリングデジタイザを使ったジッタ試験装置。
2. 該クロック単位遅延部は、該クロック単位遅延部が備えるクロック分周用の分周値Ｓを一時的に他の分周値Ｑに変更制御して、該サンプリングクロックの位相位置をシフト移動する、ことを特徴とする請求項１記載のサンプリングデジタイザを使ったジッタ試験装置。
3. 該クロック単位遅延部は、カウンタとＡＮＤゲート回路と分周器とを備え、
   該カウンタと該ＡＮＤゲート回路とは該クロック発生手段から該クロック信号を受けて、外部からマスク回数Ｒのマスクデータを受けた都度、該カウンタが前記マスク回数Ｒに対応したマスク信号を生成し、該ＡＮＤゲート回路が前記マスク信号に基づいて該クロック信号をＲ回数間引きした結果のマスククロック信号を該分周器へ供給するものであり、
   該分周器は該サンプリング周期となる所定の分周値Ｓに基づいて、該マスククロック信号を適用して分周値Ｓで分周した結果のサンプリングクロックを発生するものである、ことを特徴とする請求項１記載のサンプリングデジタイザを使ったジッタ試験装置。
4. 該クロック単位遅延部の前段にクロック逓倍部を備え、前記クロック逓倍部は該クロック信号を受けて所定に逓倍した逓倍クロック信号を発生し、前記逓倍クロック信号を該クロック信号の代わりにクロック単位遅延部へ供給する、ことを特徴とする請求項２又は３記載のサンプリングデジタイザを使ったジッタ試験装置。
5. 該サンプリング手段は、サンプリング周期を単位としてサンプリングクロックを１回発生し、サンプリング周期における複数Ｎの被測定信号の中で被測定信号の所定位相の波形がサンプリングされるように、該クロック発生手段から供給されるクロック信号を受けて所定に遅延制御したサンプリングクロックを発生し、前記サンプリングクロックに基づいて該被測定信号の波形をサンプリングして低速でアナログの低速サンプリング信号に変換して出力するものである、ことを特徴とする請求項１記載のサンプリングデジタイザを使ったジッタ試験装置。
6. 該デジタイザ手段は、該低速サンプリング信号を受けて電圧情報であるサンプリングデータに量子化変換し、第１に前記サンプリングデータに基づいてジッタを測定すべき所定の位相位置へサンプリングクロックの位相を制御する位相シフト信号を発生し、第２に前記位相制御で所定の位相位置へサンプリングクロックを移動させた後、当該位相制御を固定状態にして該被測定信号が有するジッタ量を測定するものである、ことを特徴とする請求項１記載のサンプリングデジタイザを使ったジッタ試験装置。
7. 請求項１記載のサンプリングデジタイザを使ったジッタ試験装置を備えて被試験デバイス（ＤＵＴ）のジッタを測定するサンプリングデジタイザを使ったジッタ試験方法であって、
   該デジタイザ手段により入力される被測定信号をサンプリングして取得した電圧情報であるサンプリングデータに基づいて、波形の立ち上がり若しくは立下がりを示す該被測定信号の所定の振幅レベル位置へ該サンプリングクロックの位相を移動させた後に固定状態にするステップと、
   該固定状態のサンプリングクロックの条件で所定期間にわたって該被測定信号を測定して取得したサンプリングデータをメモリへ順次格納するステップと、
   メモリへ格納した一群のサンプリングデータである電圧値の変動推移から当該被測定信号におけるジッタ量を特定するステップと、
   以上を具備することを特徴とするサンプリングデジタイザを使ったジッタ試験方法。
8. サンプリングデジタイザを使って被試験デバイス（ＤＵＴ）のジッタを試験する半導体試験装置において、
   請求項１記載のサンプリングデジタイザを使ったジッタ試験装置を備える、ことを特徴とする半導体試験装置。
9. サンプリングデジタイザを使って被試験デバイス（ＤＵＴ）のジッタを試験する半導体試験装置において、
   請求項７記載のサンプリングデジタイザを使ったジッタ試験方法を備える、ことを特徴とする半導体試験装置。

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