JP2819007B2 - ロジックアナライザ - Google Patents
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Description
して知られるデジタル・データ取込み装置、特に、入力
信号の非同期過大サンプリングを行い、多数の新規の機
能を達成するロジックアナライザに関する。
ス、データ及びマイクロプロセッサに関連する制御信号
の全ての様な多数のロジック信号からデジタル・データ
を取込み、解析することができるデジタル・データ取込
み装置である。各ロジック信号は、ロジック・スレッシ
ョルドと比較され、2つのロジック・ステート(状
態)、即ちハイ(高レベル)又はロー(低レベル)、1
又は0、真又は偽の一方に判断される。これらの複数グ
ループの信号の変化は、被試験回路の動作を分析するた
めに監視することができる。
時点は、クロック信号により決まる。このクロック信号
がロジックアナライザで発生され、被試験システムとは
独立している場合、取込みは「非同期取込み」と呼ばれ
る。クロック信号が非試験システムから得られ、そのシ
ステム内の動作の一部と所定のタイミング関係がある場
合、取込みは「同期取込み」と呼ばれる。ユーザ・シス
テム・クロックに最初から同期したデータは、更なる処
理のためにロジックアナライザの内部クロックに再び同
期される必要がある。米国特許第4949361号「デ
ジタル・データ伝送非同期回路及び方法」には、この処
理を非常に効率良く行う回路が記載されている。
く、回路ハードウエアの「タイミング」を解析するため
に使用される。一方、同期データ取込みは、通常、比較
的に低速であり、ソフトウェア実行中のシステムのステ
ートを解析するために使用される。米国特許第4425
643号「複数速度ロジックアナライザ」には、2つの
異なるクロックで動作可能な2つの部分を有するロジッ
クアナライザが記載されている。この型の構造では、ス
テート及びタイミング解析が同等に可能である。
つの異なるクロック信号(タイムベースとして知られ
る)からデータが取り込まれると、それらの相対的タイ
ミング関係がロジックアナライザの操作者が分かるよう
にする方法が必要がある。米国特許第4558422号
「2つの無関係のサンプリング・タイムベースを有する
デジタル信号サンプリング・システム」及び米国特許第
4578666号「非同期タイムベースとデータを比較
する方法」の両方には、操作者がタイミング関係を正確
に表示できるようにするデータ処理方法が記載されてい
る。
間を追跡する他の方法では、「タイムスタンプ」を使用
する。タイムスタンプは、各サンプルが取り込まれたと
きに蓄積される計数値であり、その後に、種々の目的に
使用することができる。米国特許第4731768号
「自動レンジング・タイムスタンプ回路」には、タイム
スタンプの発生の一つの方法が記載されている。
的な理想デジタル・データ、即ち1つの安定した明確に
定義されたステートから他のステートに適当な遷移で移
行するデータとは区別する種々の欠点がある。データは
「グリッチ」を含むか、又はある他の状態で不安定であ
ることがあり、又は、データ遷移には、遅い立ち上がり
又は立ち下がり時間の問題があり、又は、他の理想的で
ない動きがある。米国特許第4353032号「グリッ
チ検出器」には、グリッチ及びその情報を取込む回路が
記載されている。米国特許第4968902号「デュア
ル・スレッショルド同期データの不安定データ認識回
路」には、1つ又は複数の被解析信号が適切な変化をし
ていないときを検出する回路が記載されている。米国特
許第5043927号「同時のデュアル・スレッショル
ド・データ取込み行うデジタル信号特性解析」には、連
続する測定でデュアル・スレッショルドを使用する繰り
返し信号内の信号の種々の異常を見付ける方法が記載さ
れている。
号を同時に取込み、ロジックアナライザの入力回路又は
ユーザのシステムに接続するために使用されるプローブ
を介した信号路は全てが電気的に正確であるとは限らな
いので、これら異なる信号路を通る信号の伝播時間は、
全てが同一であるとは限らない。これが起こると、ある
信号は他の信号に対して“スキュー”がある、と言われ
る。米国特許第4646297号「スキュー検出器」に
は、この状態を検出する回路が記載されている。米国特
許第4481647号「複数チャンネルのデバイス内に
存在する信号伝播時間のばらつきを補償する方法及び装
置」には、スキュー誤差を補正する手段が記載されてい
る。
100MHzクロックでは10nsである取込みクロッ
ク周期と通常は同一である。米国特許第4979177
号「ロジックアナライザの改善されたカウンタ/タイマ
の分解能」には、データを取込むためにシステム・クロ
ックの2つの位相を使用し、データが単一の位相クロッ
クを使用して内部的に処理されるように、結果的に改善
された分解能を維持する機能を備えたロジックアナライ
ザが記載されている。結果は、分解能が効果的に2倍に
され、例えば、クロック100MHzで5nsとなる。
米国特許第4777616号「非同期サンプリングを使
用する分解能が増加されたロジックアナライザ」が記載
されている。この手法では、繰り返し信号を非同期で繰
り返しサンプリングし、有効分解能を増加する。
法は、取込みクロック自体の周波数増加することであ
る。この方法で起こる問題の一つは、取込みメモリの動
作速度の限界である。米国特許第4903240号「複
数位相のメモリ・アレイの読出し回路及び方法」には、
入力信号データをメモリのアレイにデマルチプレクスす
る方法及びそのメモリの内容を読み出す回路が記載され
ている。
ベル・スレッショルドとの関係だけではなく、入力信号
のアナログ・レベルを求める必要があるときは更に難し
くなる。この困難性は、米国特許第5144525号
「高速タイミング発生器を含アナログ取込みシステム」
に記載された入力端を有するような高速アナログ・オシ
ロスコープに常に存在する。他の高速、ファーストイン
・ファーストアウト(FISO)取込みシステムは、米
国特許第4271488号「アナログ・メモリ・マトリ
ックスを使用した高速取込みシステム」に記載されてい
る。
内の各セルは非常に高速でサンプリングするために順次
選択される。複数セルから成るこのアレイ内の行は、低
速シフトレジスタで発生される低速タイミング信号で選
択され、この期間各行内の個々のセルは、種々の方法で
発生された高速サンプル及びホールド信号により選択さ
れる。
は、米国特許第514425号に記載されている。米国
特許出願第07/824434号「高速サンプル及びホ
ールド信号発生器」に記載された改良されたサンプル及
びホールド信号発生器は、連続するサンプル・ホールド
信号の遷移間の遅延期間が非常に短く、基準タイミング
信号に対する個々の遷移のタイミング及び1行全体の高
速タイミング信号の集合的遅延の両方を調整可能であ
る。
路では、その出力信号の適切で信頼性のある変化を保証
するために入力信号にある程度の安定性が要求される。
適切な動作を確実にするために同期イベント前に入力信
号が安定すべき時間は、「セットアップ時間」として知
られており、適切な動作を確実にするための同期イベン
ト後に入力信号が安定すべき時間は、「ホールド時間」
として知られている。ロジックアナライザも、それ自体
のセットアップ時間及びホールド時間を有する。通常、
ロジックアナライザのセットアップ時間はできるだけ短
く、そのホールド時間は0である。理想的には、このセ
ットアップ及びホールド時間「ウィンドウ」は、操作者
が所望するように位置決めできるように調整可能であれ
ばよい。
ロック信号を使用して同期データを取込む前に、ユーザ
・クロック信号のある処理を行う。この処理は幾分の時
間がかかるので、クロック取込みされるデータ信号は、
セットアップ及びホールド時間ウィンドウをその属する
所に位置決めするために遅延される必要がある。チャン
ネル毎に遅延線を設けると、ロジックアナライザの価格
が高くなる。更に、等価的にその遅延を得るには費用が
増加し、複雑化する。各遅延線が調整可能であれば、チ
ャンネル間スキューを最小にし、セットアップ及びホー
ルド・ウィンドウを最小にし、更に取込みクロック信号
に対して移動できる。しかし、各チャンネル毎に調整可
能な遅延線を設けることは、極めて高価である。それに
もかかわらず、ロジックアナライザが当な仕様を有する
ようにするには、この方法がしばしば使用される。1つ
のチャンネル・グループに関するセットアップ及びホー
ルド時間は、それらのチャンネルの最悪のものと同等で
あるので、チャンネル間スキューは、他の種々の有害な
影響をもたらす他に、ロジックアナライザ全体のセット
アップ及びホールド時間の性能を低下させる。
の同期オーバサンプリングが採用されている。この方法
では、ユーザ・クロック信号を使用して、ユーザ・クロ
ック周波数の倍数である周波数の取込みクロック信号を
生成するように調整された位相ロック・ループ(PL
L)を制御する。この方法によれば、チャンネル間の細
かいタイミング差の観察が良好になるが、本発明に関連
する幾つかの主な制限がある。それは、PLLを使用す
るので、ユーザ・クロック信号は周期的で最小周波数よ
り高くなければならず、それを使用するロジックアナラ
イザは、その速度を維持するために高速、高コスト及び
低密度技術で実現される必要がある。ユーザ・クロック
信号内のジッタは、取り込まれるデータにサンプリング
・エラーを生じさせる。そして、ロジックアナライザの
内部同期も、ユーザ・クロックで制御されるので、どの
様な時間測定も間接的である。即ち、ユーザ・クロック
信号のクロック計数値及び測定した平均周期の積とな
る。
プ及びホールド時間を正確に調整可能なロジックアナラ
イザの提供にある。本発明の他の目的は、新奇な分解能
でセットアップ及びホールド違反を検出できるロジック
アナライザの提供にある。本発明の他の目的は、チャン
ネル間スキュー調整が、各データ入力チャンネルに対し
て遅延線を必要としない方法で容易に実現可能なロジッ
クアナライザの提供にある。本発明の他の目的は、取り
込んだデータの極めて正確なタイムスタンプ動作を行う
ロジックアナライザの提供にある。本発明の他の目的
は、同時に2つのプロービングをすることなく同期及び
非同期の両方で同一の信号を取込むことができるロジッ
クアナライザの提供にある。本発明の他の目的は、アナ
ライザ回路ではなくデジタル回路を使用した改善された
グリッチ検出機能を有するロジックアナライザの提供に
ある。
クアナライザでは、全てのデータ及びクロック信号入力
は、デジタルFISOにより高速で非同期で取り込ま
れ、内部システム・クロックの各サイクルの範囲で複数
の並列高速データ・サンプルを生成する。複数の並列高
速データ・サンプルは、内部システム・クロックの1周
期の間の入力信号の1つの連続した変化を表す。複数の
並列高速データ・サンプルの1つは、各有効同期クロッ
ク・サイクル、又は非同期取込み間の各クロック・サイ
クル間に、取込みメモリに蓄積される単一のデータ・サ
ンプルとして選択される。この選択処理では、スキュー
調整と、クロック・エッジ検出及び選択と、検出及び選
択されたクロック・エッジに関係するサンプルへ基準位
置へ合わせることと、蓄積される単一サンプルとして、
セットアップ及びホールド調整データにより決められる
基準位置に対する関係を有するサンプルを選択すること
とが行われる。
ッチ検出器は、並列高速データ・サンプルがスキュー調
整された後、且つそれらがユーザ・クロック・エッジに
対して基準合わせされた後にそれらのサンプルを監視
し、これらサンプルに基づきグリッチが発生したとき
に、グリッチ信号を発生する。
ルド違反検出器は、並列高速データサンプルがスキュー
調整され、クロック・エッジに関係付けられた後、これ
らのサンプルから入力信号内の遷移を検出する。検出さ
れた遷移がセットアップ及びホールド・ウィンドウ・マ
スク信号により決まる期間内であれば、これらはセット
アップ及びホールド違反信号を生成するためにイネーブ
ル及びオアされる。
のタイミングをチャンネル間スキューを最小にし、ロジ
ックアナライザの固有のセットアップ及びホールド時間
を最小にする。
ネル及びデータ・チャンネル間のタイミングが、取込み
の効果的なセットアップ及びホールド時間の変化を可能
にし、セットアップ及びホールド違反は改善された分解
能で検出される選択処理の間に調整可能である。
ンプが選択処理の間にデータ・サンプルと関係付けられ
るので、スキュー調整されたデータは高精度なタイムス
タンプ情報を生成する。
ットの選択の前に生じる余分なサンプリングによりデジ
タル的に改善された分解能でグリッチが検出される。
をなす技術の本質的な速度を十分に超えるタイミング分
解能で達成され、それにより、性能が高められるか又は
コストが減じられる、或いはトレードオフに依存したそ
れらの結合の結果となる。
データ取込み部を示すブロック図である。データ信号及
びクロック信号の両方を含むロジックアナライザの各チ
ャンネルの入力信号は、この図に示す様な回路で処理さ
れる。図1に示す回路の全ては、右下に示す250MH
zのクロック発生器95から受け取るシステム・クロッ
クに応答して、同期して動作する。クロック信号を供給
するための接続は、図を簡略するために省略されてい
る。縦の点線の右側のタイムスタンプ発生器90の様な
回路は、従来のロジックアナライザで使用される従来技
術のものの一部である。図1に示さないが、従来のロジ
ックアナライザの一部はトリガ・ステートマシンであ
る。トリガ・ステートマシンは、ロジックアナライザの
従来の部分への到来データを監視し、データ蓄積及び他
の種々の動作を制御する。
O)取込み回路10は、上述した米国特許第51445
25号に記載のものに類似している。しかし、ここに示
す変更されたFISO10は、この米国特許に記載され
たアナログ蓄積セルではなく、デジタル蓄積素子として
フリップ・フロップ回路を含んでいる。FISO10
は、本発明のロジックアナライザの内部クロック速度の
8倍の速度である2GHzでサンプルを取込む。このロ
ジックアナライザの内部クロック周波数は、250MH
zである。したがって、図示する特定の実施例では、F
ISOは値8のオーバーサンプリング係数Nでサンプル
する。
部クロックに同期した8ビットの並列高速データ・サン
プルである。この8ビットの並列高速サンプルは、スキ
ュー調整遅延シフタ20の入力端に供給される。シフタ
20は、3つの連続する8ビット・サンプルのセットを
同時にホールドし、ポインタの役割をする校正データ入
力により決まる位置から開始する連続した8ビットの出
力を生成する。出力内の8つの連続するビットはシフタ
により保持される24ビットのうちのどこからでも開始
することができるので、ビットの8ビット・ブロックの
境界をシフト即ちずらすことによりデータ・ストリーム
の時間基準をシフトする機能が得られる。
るシフト動作は、各チャンネルのデータを共通時間基準
と合わせ、プローブ・チップからFISO10への伝播
遅延のチャンネル間スキューを補償する。この様に、こ
の回路の出力は、8ビット幅の時間合わせされた並列高
速データである。他のオーバーサンプリング係数Nで
は、この並列データはNビット幅となる。
は、元々のタイムベース・シーケンスを維持しつつ、N
ビットの複数グループ内で到来データをシフトする幾つ
かのNビット幅のレジスタを含む。次の内部Nビット・
レジスタに供給されることの他に、これらのレジスタの
全出力端は、任意の位置で開始するNビット幅のビット
・グループが、スキュー調整遅延シフタ20の最終のN
ビット並列出力、即ち時間合わせされた並列高速データ
として選択される1つの長い直列レジスタを形成するよ
うに配列される。
・グループを生成するゲート動作は、N個のs対1マル
チプレクサを使用して実現できる。ここでsは、シフト
動作可能なビットの総数である。各マルチプレクサの入
力は、各位置に対して1つの付加的位置だけオフセット
されて、出力端に現れる。よって、校正データ信号がこ
れらs対1マルチプレクサの選択入力端に供給されると
き、これら2進値の全部が、どの連続するNビットをそ
の出力端から得るかを決める。
ト幅の時間合わせされた並列高速データ信号は、3つの
回路、即ち高速メモリ30、デジタル遅延素子40及び
クロック・エッジ検出及び選択回路50に入力される。
デジタル遅延素子40は、ビン番号を計算するためにク
ロック・エッジ検出及び選択回路50が必要とする遅延
に一致する遅延を与える。
Nビット幅の時間合わせされた並列高速データ信号のグ
ループを循環バッファに連続的に記録する。高速蓄積信
号を受け取ると、高速メモリ30はその循環バッファの
内容を上書きすることを止め、それによりその内容を維
持する。
は、立ち上がり及び立ち下がりイネーブル信号の操作者
の選択と、M−1個の他のチャンネルであるM−1他チ
ャンネル信号及び現在のチャンネルに関連する時間合わ
せされた並列高速データ信号とから、ビン番号信号を求
める。図2は、図1に示すクロック・エッジ検出回路ブ
ロック50の簡略ブロック図である。
せされた並列高速データ信号TPH0〜TPH7はレジ
スタ52に蓄積される。「TPH」は、「時間合わせさ
れた並列高速」を表す。レジスタ52は、これらの信号
をエッジ検出ロジック回路54に供給する。エッジ検出
ロジック回路54は、立ち上がり及び立ち下がりイネー
ブル信号も受け取る。操作者は、入力チャンネル及び同
期クロック入力としてのロジックアナライザのそのチャ
ンネル上の遷移の種類(立ち上がり又は立ち下がり)を
選択し、ロジックアナライザのマイクロプロセッサ(図
示せず)は対応する立ち上がり及び立ち下がりイネーブ
ル信号を、適当なチャンネルのクロック・エッジ検出及
び選択回路50に供給する。エッジ検出ロジック回路5
4は16個の出力信号、即ちレジスタ52により供給さ
れる時間合わせされた並列高速データ信号入力の各々に
対応するX立ち上がり及びX立ち下がり信号を出力す
る。
は、第7立ち上がり信号及び第7立ち下がり信号を監視
するオア・ゲート56の様なオア・ゲートにより監視さ
れる。これらのオア・ゲートの各々は、更にM−1他チ
ャンネル信号からX立ち上がり信号及びX立ち下がり信
号を受け取り、立ち上がり又は立ち下がりの遷移のいず
れかが監視されているMチャンネル信号のいずれかで起
こるとき、高出力チャンネル遷移信号を生成する。これ
らのチャンネル遷移信号0XNTN〜7XNTNは、エ
ッジ選択ロジック・ブロック58に入力される。
のいずれかがアクティブであるときは、アクティブな有
効データ信号を生成する。エッジ選択ロジック回路58
は、次のアルゴリズムに従いその入力信号に基づくビン
番号出力を計算する。即ち、認識された最後の遷移から
4ns(8サンプル)以上経って発生する最初の遷移を
アクティブ・クロック・エッジとして認識する。この例
では、TPH0は最初に発生したデータ、TPH7は最
後に発生したデータを表す。このアルゴリズムの効果
は、システム・クロック間隔毎にビン番号値を1つのみ
生成し、直前のビン番号により表される時間後の少なく
とも1つの完全なクロック周期である時間的位置を表す
数値を有する。この様に、ビン番号は、大きいタイムス
タンプ値のLSBとして働き、かなり改善された時間分
解能が得られる。これら3つの余分なLSBの追加を除
いて、この発明で使用されるタイムスタンプは、従来の
ロジックアナライザに使用されたものと同一である。
出ロジック回路の簡単な回路58’を示す回路図であ
る。原理を簡単に図示するために、図示するエッジ検出
ロジック回路58’は、図2に示す8つの信号ではな
く、4つの入力信号0XNTN〜3XNTNのみを扱
う。フリップ・フロップ60、62、64及び66は、
夫々アンド・ゲート68、72、76及び80の出力信
号の各ステートを1システム・クロック周期の間保持す
るので、前のステート情報をアンド・ゲート68、7
2、76及び80の現在の出力を求めるために使用でき
る。これは、前のステートの間に検出されたエッジが、
直前のエッジの1つのシステム・クロック周期内に存在
する時間を表す位置で発生する現在のステートのエッジ
をディスエーブルするために必要である。
セットされ、且つ他のフリップ・フロップ60、64及
び66がリセットされて、最後のクロック周期の間に処
理されるデータにより表される期間に、有効なエッジが
2XNTN上のハイ入力に関係することが分かったこと
を示すと仮定する。更に、説明のために、1XNTN及
び3XNTNがハイ・ステートであり、現在のクロック
周期の間、2番目及び4番目の副期間に関係するロジッ
ク遷移があったことを示すと仮定する。0NTN及び2
XNTNはこの時点で低ステートであると仮定され、し
たがって、アンド・ゲート80及び72はディスエーブ
ルされる。ハイ・ステート信号1NTN及び3XNTN
はアンド・ゲート76及び68をイネーブルし、それら
の出力信号は夫々ノア・ゲート78及び70からの他の
入力により決まる。
リップ・フロップ62のQ出力端からハイ入力信号を受
け取り、ノア・ゲート78のロー出力信号はアンド・ゲ
ート76をディスエーブルする。これは、上述のアルゴ
リズムに従った所望の結果、即ち、選択されたアクティ
ブ・エッジ間の1つの完全なクロック周期の最小限の分
離である。アンド・ゲート80及び72は0NTN及び
2XNTN上のロー・レベルにより夫々ディスエーブル
され、アンド・ゲート76はノア・ゲート78のロー・
レベル出力信号によりディスエーブルされるので、ノア
・ゲート70への入力は全てロー・レベルである。した
がって、ノア・ゲート70の出力信号はハイになり、ア
ンド・ゲート68の出力信号はハイになる。アルゴリズ
ムは操作者が、直前のクロック後の少なくとも1つの完
全なシステム・クロック周期で起こる最初のアクティブ
・エッジ指示を選択することを要求するので、これも所
望の結果である。この様に、次のシステム・クロック・
エッジでは、フリップ・フロップ60はセット状態にな
り、他のフリップ・フロップ60、64及び66は全て
リセット状態のままである。1−4・2進エンコーダ8
6の出力信号は、フリップ・フロップ62がセットされ
たステートである「10」から、フリップ・フロップ6
0がアクティブ(ハイ)入力を生成しているときのため
のコードである「11」に変化する。オア・ゲート84
の有効データ出力信号は、フリップ・フロップ60、6
2、64又は66の何れかがセットされているときはハ
イであり、よって、この例では、この信号は両方のシス
テム・クロックの間ハイのままである。
トがローであると、直前の説明の結果は変わり、前のシ
ステム・クロック間隔の間、目的のユーザ・クロック・
エッジは検出されないことになる。フリップ・フロップ
60、62、64及び66の何れもセットされていなけ
れば、有効データはローであり、1−4・2進エンコー
ダのビン番号出力は「00」である。ノア・ゲート78
にハイ入力が無ければ、その出力信号はハイになってア
ンド・ゲート76をイネーブルにし、その出力信号を1
XNTN入力のハイに応答してハイにする。アンド・ゲ
ート76のハイ出力はノア・ゲート70の出力をローに
し、よって、アンド・ゲート68をディスエーブルす
る。この様に、次のシステム・クロック・エッジでは、
フリップ・フロップ64はセットされ、1−4・2進エ
ンコーダの出力は「01」になる(フリップ・フロップ
62がセットされた状態から始まるとき、この点に到達
した「11」に代わって)。この様に、位置「01」に
関係する出力信号が、前のサイクルの間の動きによりブ
ロックされないとき、その出力信号はアクティブ出力と
なり、「11」の出力信号の発生を阻止する。
58を簡略した4ビット幅のタイプの回路を示すが、8
ビット幅のタイプも同じ原理である。この回路の8ビッ
ト幅のタイプは、ノア・ゲート70、74、78及び8
2は、4つの追加の入力を有し、オア・ゲート84及び
1−4・2進エンコーダ86も同様である。8ビットの
タイプでは、更に4つの入力信号、4XNTN〜7XN
TNと、これらの関連する更に4組のノア・ゲート、ア
ンド・ゲート及びフリップ・フロップを有する。実際に
図示するタイプの様に、最も新しい入力信号(0XNT
N)に関係するノア・ゲート82は、フリップ・フロッ
プの出力端からその入力信号の全てを受け取る。更に、
時間的に最も離れた入力信号(7XNTN)に関連する
ノア・ゲートは、時間的に近接した情報に関連するアン
ド・ゲートの出力からその入力信号の全てを得る。図示
するタイプの様に、中間的なビットに関連するノア・ゲ
ートは現在のデータからは入力が多く、前のデータから
の入力が殆どないように混合した入力信号を有し、関連
する信号位置は現在のものではなくなる。この回路の8
ビットのタイプでは、1−4・2進エンコーダは3つの
出力ビットを有し、この数は8つの入力ラインの内容を
エンコードするために必要とされる。
リッチ検出器200、250MHz取込みメモリ80及
びセットアップ及びホールド違反検出器100に、サン
プル選択シフタ60から出力される特定セットの32ビ
ット・データの期間内のユーザ・クロック・エッジが発
生したときを知らせる。有効データ信号は、異なる位置
でこの機能を適切に行うために異なる量の遅延を必要と
する。例えば、250MHzの取込みメモリは、セット
アップ及びホールド調整選択回路の遅延後にその入力信
号を受け取り、それと同じ量だけ有効データ信号を遅延
する必要がある。
ビン番号出力信号は、サンプル選択シフタ60に制御信
号として供給される。サンプル選択シフタ60は、それ
が32ビットの出力信号を生成する以外は、スキュー調
整遅延シフタ20と同様に動作する。この出力は、ビン
番号で示されるサンプル、即ち基準ビットが常に既知の
位置、通常は中心位置に合わされようにシフトされる。
この基準ビットは、クロック・エッジ検出及び選択回路
50により再構成されるように、ユーザ・クロックの遷
移の後にサンプルされた最初のビットである。他の31
ビットは、ユーザ・クロックの遷移の前後に起こるデー
タである。これらの他のビットは、それらのシーケンス
及び基準ビットとの時間関係を維持する。
択シフタ60の32ビット出力は、グリッチ検出器20
0と、セットアップ違反検出器100と、セットアップ
及びホールド調整選択回路70とに入力される。セット
アップ及びホールド調整選択回路70は、その単一出力
ビットとして、セットアップ及びホールド調整信号の内
容により決められる「ゴールデン」 ビットに対する関
係を有するビットを生成する。(単1ビットのみがここ
で生成される間に、同一の動作原理に従い更に多くのビ
ットが生成される。図示する実施例では、各方向に16
ビット、1サンプル当たり500psであるので、選択
されたビットは、それが時間的に前又は後8nsまでに
発生するので、入力信号の値を表す。有効データ信号が
アクティブであれば、選択ビットは250MHz取込み
メモリ80に蓄積される。他の実施例では、全てのデー
タは蓄積されるが、有効データ信号の内容に応じてマー
クされる。
ルド違反検出器100の部分的な図である。セットアッ
プ及びホールド違反検出器100への32ビット入力
は、ユーザ・クロックの遷移前の16ビット、その遷移
後に起こる16ビットから成る。基準ビット即ち「ゴー
ルデン」ビットは、遷移後の最初のビットである。
入力信号の各隣接する対を監視し、これらの2つの信号
が同一ステートでないときに、アクティブ出力信号を生
成する。この様に、入力信号のステートが、サンプルが
32ビット入力で表される16ns期間の間に変化する
と、XORゲート102の少なくとも1つがアクティブ
(ハイ)出力を生成する。
スク信号により部分的にイネーブルされる。この信号
は、通常、セットアップ及びホールド時間ウィンドウを
決めるためのパターン、...0001111100
0...を有する。このウィンドウは必ずしも基準ビッ
トを含む必要はなく、即ち、負のセットアップ及びホー
ルド時間がこのウィンドウにより決められてもよい。有
効データ信号がアクティブであり、アンド・ゲート10
8をイネーブルしていれば、オア・ゲート106の出力
信号は、アンド・ゲート108によりアクティブS/H
違反信号として残りの回路に供給される。
のロジック・アナライザ内のオア・ゲート84の入力信
号である。オア・ゲートは他のチャンネルから同様のS
/H違反信号を受け取り、これらを操作者が対象とする
チャンネル・グループのセットアップ及びホールド違反
信号に結合する。
を示すブロック図である。この回路への入力は、ユーザ
・クロック遷移後に起こる最初の9個のビットDT+1〜
DT+9である。DT+1は基準ビット、即ち「ゴールデ
ン」ビットである。1つの反転入力端を有するアンド・
ゲート201〜216は、2群のエッジ検出器を形成
し、各々は入力信号の反対極性の遷移を探す。立ち下が
りエッジを探すアンド・ゲート群の出力端は、オア・ゲ
ート218の入力端に接続される。立ち上がり遷移を探
すアンド・ゲート群の出力端は全て、オア・ゲート22
0の入力端に接続される。
マルチプレクサ224は出力用に選択された「1」入力
を有する。マルチプレクサ224への「1」入力は、
「ゴールデン」即ち基準ビットDT+1である。この様
に、各システム・クロックの発生時に、フリップ・フロ
ップ226は基準ビットのステートを推定する。フリッ
プ・フロップ226の出力端は、マルチプレクサ222
の選択入力端及びマルチプレクサ224への「0」入力
端に結合される。有効データがローであるときにマルチ
プレクサ224は出力用に選択された「0」入力を有す
るので、有効データ信号がローであるときは、フリップ
・フロップ226の入力信号はそれ自体の出力信号であ
り、フリップ・フロップ226は有効データ信号がアク
ティブ・ハイであった最終時点の入力信号の状態を維持
する。
エッジで、フリップ・フロップ226がハイ基準ビット
及びアクティブな有効データ信号によりハイにセットさ
れ、DT+1〜DT+9への現在の入力は全てハイであり、こ
のデータが表す期間に入力信号が連続的にハイを維持し
た即ち、この期間にグリッチが無かったこと示すと仮定
する。この条件で、アンド・ゲート210〜216の何
れもアクティブ出力を生成せず、よって、オア・ゲート
218又は220の何れもアクティブ出力を生成せず、
いずれの場合も出力がロー(非アクティブ)であるの
で、フリップ・フロップ226の出力によりマルチプレ
クサ228の何れの入力端が選択されるかは問題ではな
い。マルチプレクサ222からのロー出力は、マルチプ
レクサ228の「1」入力端にローを供給する。有効デ
ータが依然ハイであると仮定すると、このロー信号はフ
リップ・フロップ230のD入力端への選択された出力
となり、リセット入力端に供給されるグリッチ・ディス
エーブル信号によりフリップ・フロップ230がリセッ
トされなければ、フリップ・フロップ230は次のシス
テム・クロック・パルスでロー出力を生成する。
5がローになる以外は、入力DT+1〜DT+9の全てはハイ
のままであり、これらの入力により覆われる4ns期間
の中途で、1ns以下の幅を有するグリッチが起こると
仮定する。入力DT+4〜DT+6のハイと共に入力DT+5の
ローは、アンド・ゲート209及び208の出力信号を
ハイにする。アンド・ゲート209からのハイ出力は、
オア・ゲート218からの立ち下がり出力をハイにす
る。アンド・ゲート208からのハイ出力は、オア・ゲ
ート220の立ち上がり出力信号をハイにする。マルチ
プレクサ222の両方の入力がハイであるので、フリッ
プ・フロップ226のステート及びマルチプレクサ22
2による選択に拘わらず、ハイ信号がマルチプレクサ2
28の「1」入力端に供給される。例えば、有効データ
信号がハイのままであり、よって、マルチプレクサ22
8が選択された「1」入力を有すると仮定する。したが
って、フリップ・フロップ230へのD入力端の信号は
ハイであり、グリッチ・ディスエーブルがその正常なロ
ー・ステートであるとすると、グリッチ信号であるその
出力信号は次のシステム・クロック信号の後ハイにな
る。
s期間にユーザ・クロックが無いことを示すとき、マル
チプレクサ224及び228の両方の「0」入力が選択
される。選択されたこれらのマルチプレクサ224及び
228へは「0」入力が供給されるので、フリップ・フ
ロップ226及び230の出力端はそれらの入力端に接
続され、それにより、それらは有効データが非アクティ
ブ(ロー)である期間、それらがあったステートを維持
できる。フリップ・フロップ230の場合は、フリップ
・フロップ230の出力は、それがマルチプレクサ22
8の「0」入力端に到達する前に、マルチプレクサ22
2の出力とオアされる。これにより、立ち下がり又は立
ち上がり信号がハイであることにより、非アクティブ
(ロー)グリッチ信号はそのアクティブ・ステートに変
化するが、一度、立ち下がり又は立ち上がりのステート
の変化に拘わらずフリップ・フロップ230がセットさ
れると、グリッチ信号のアクティブ・ステートは維持さ
れる
直前の4ns期間のDT+1のステートにより影響され
る。フリップ・フロップ226の出力がハイであれば、
マルチプレクサ222は立ち上がり信号をオア・ゲート
232及びマルチプレクサ228の「1」入力端に供給
する。この様に、DT+1が前にハイであったとき、現在
の4ns期間の立ち上がりエッジはグリッチ信号を生成
し、これに対し、DT+1が前にローであったとき、現在
の4nsの期間の立ち下がりエッジはグリッチ出力を生
成する。
可能である。サンプル選択シフタ60及びセットアップ
及びホールド調整選択回路70は、図示する実施例とは
逆の順番で配置してもよく、又は1つの動作に結合して
もよい。後者の場合は、セットアップ及びホールド調整
係数はビン番号に付加され、シフト/選択は得られた数
により決められる。しかし、この手法では付加を行うた
めの回路及び時間を必要とし、図1の装置で行うよう
な、中間結果について行われるグリッチ検出と、セット
アップ及びホールド違反検出は行えない。結合されたシ
フタは、2つの個々何れかよりも長くなければいけない
が、その合計よりも短くなる。
り、ユーザ信号は仮想クロック・エッジとなりビン番号
を決めるために検出及び選択される。非同期回路に同一
の回路を使用するためには、クロック・エッジ検出及び
選択回路50は、非同期動作が選択されたときに、「0
00」のビン番号及び一定してハイの有効データ信号を
生成する。次に、「000」の一定したビン番号はサン
プル選択シフタ60が常にその出力に対する基準ビット
としてTPH0ビットを取り、一定してハイの有効デー
タ信号は、残りの後段の回路が個々のシステム・クロッ
クに関して1つのサンプルを処理するようにする。これ
は、従来のロジック・アナライザの通常の非同期動作と
等価的結果を生成する。有効データ信号を周期的にする
ことにより、非同期データは、減速した非同期取込みを
行うために更に減少し得る。
幾つかのタイミングの詳細及びロジック・パイプライン
は説明の簡単のために省略してあるが、このような技術
はデジタル回路の設計において当業者には周知である。
各データ入力チャンネルに対して遅延線を必要とせず
に、チャンネル間スキューを調整でき、セットアップ及
びホールド時間を正確に調整可能である。
を示すブロック図。
示すブロック図。
すブロック図。
器100を詳細に示すブロック図。
ブロック図。
Claims (1)
- 【請求項1】所定周期の内部クロックを発生するクロッ
ク発生器、 デジタル・データ取込み手段、取込みメモ
リ、及び取り込んだデータを2進デジタル・データで表
示する表示手段を有するロジックアナライザにおいて、
上記デジタル・データ取込み手段は、 上記内部クロックの1周期内に入力信号の連続的変化に
関する情報を含む複数の複数の並列データ・サンプルを
上記非同期に取込む高速サンプリング手段と、 上記取込みメモリに蓄積するためのデータ・サンプリン
グとして上記複数の並列データ・サンプルの1つの選択
する選択手段とを具えることを特徴とするロジックアナ
ライザ。
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