JP5143836B2 - 検出装置及び試験装置 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims description 195
- 238000001514 detection method Methods 0.000 title claims description 166
- 230000008859 change Effects 0.000 claims description 352
- 238000005259 measurement Methods 0.000 claims description 74
- 230000004044 response Effects 0.000 claims description 11
- 230000007704 transition Effects 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 description 36
- 238000000034 method Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 238000004891 communication Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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Description
12 パターン発生器
14 波形成形器
(10,12,14) 試験信号供給部
16 判定部
20 システム制御部
30 マルチストローブ生成部
34 判定回路
100 試験装置
200 被試験デバイス
300 取得部
300a 第1取得部
300b 第2取得部
300c 第3取得部
300d 第4取得部
300e 第n取得部
310 変化点検出部
310a 第1変化点検出部
310b 第2変化点検出部
310c 第3変化点検出部
310d 第4変化点検出部
310e 第n変化点検出部
320 変化点マスキング部
320a 第1変化点マスキング部
320b 第2変化点マスキング部
320c 第3変化点マスキング部
320d 第4変化点マスキング部
320e 第n変化点マスキング部
330 マスク設定部
340 基準信号設定部
350 基準信号選択部
360 変化タイミング出力部
360a DQ側変化タイミング出力部
360b DQS側変化タイミング出力部
370 良否判定器
375 レベル検出部
380 差分器
390 位相差オフセット比較部
400 判定部
401 1相目レベル信号
402 変化点位相信号
402a DQ側変化点位相信号
402b DQS側変化点位相信号
403 グリッチ検出信号
405 位相差信号
501 良否判定結果信号
600 CPU
610 ROM
620 RAM
630 通信インターフェイス
640 ハード・ディスク・ドライブ
650 フレキシブル・ディスク・ドライブ
660 CD−ROMドライブ
690 フレキシブル・ディスク
695 CD−ROM
図8(a)は、試験サイクル期間内に被測定信号の被測定信号値の変化点を一つ有し、マルチストローブ信号(B)の最前のストローブ信号の位相における信号値が良(pass)の基準信号値である場合の一例を示す。
図8(b)は、試験サイクル期間内に被測定信号の被測定信号値の変化点を一つ有し、マルチストローブ信号(B)の最前のストローブ信号の位相における信号値が否(fail)の基準信号値である場合の一例を示す。
図8(c)は、試験サイクル期間内に被測定信号の被測定信号値の変化点が無く、マルチストローブ信号(B)の最前のストローブ信号の位相における信号値が良(pass)の基準信号値である場合の一例を示す。
図8(d)は、試験サイクル期間内に被測定信号の被測定信号値の変化点が無く、マルチストローブ信号(B)の最前のストローブ信号の位相における信号値が否(fail)の基準信号値である場合の一例を示す。
図8(e)は、試験サイクル期間内に被測定信号の被測定信号値の変化点(グリッチ)を複数有し、マルチストローブ信号(B)の最前のストローブ信号の位相における信号値が良(pass)の基準信号値である場合の一例を示す。
図8(f)は、試験サイクル期間内に被測定信号の被測定信号値の変化点(グリッチ)を複数有し、マルチストローブ信号(B)の最前のストローブ信号の位相における信号値が否(fail)の基準信号値である場合の一例を示す。
また、図8(e)、(f)に示された信号入力がある場合で、マルチストローブ信号(B)を用いる場合、試験装置100は、例えば、被測定信号値の変化点の数が複数か否かによりグリッチを検出して後段の制御回路に基準信号値と被測定信号値の変化点の有無とグリッチの有無を通知する。これにより、試験装置100は、被測定信号であるDUT出力の概略波形を通知することができる。つまり、ここで示した試験装置100は、基準信号値と、変化点の有無と、グリッチの検出結果を通知することで、被測定信号値とマルチストローブ信号のタイミング比較結果を全て伝送することなくDUT出力の概略波形を通知することができる。しかし、マルチストローブ信号(B)を用いる場合の試験装置100は、例えば図8(e)又は(f)の入力に対してグリッチが検出されると、検出目的の変化点を検出することができないことがある。それに対して本実施形態の試験装置100は、図8(e)又は(f)のような入力がある場合でも、検出目的以外の変化点以外をマスクすることで、検出目的の変化点のみを検出することができる。
システム制御部20は、不合格(フェイル)を受信した場合、マスク設定部330および基準信号設定部340に対して設定の変更を出力する。システム制御部20は、次の試験サイクルの試験では、その設定により試験を実施する。
図11のフローチャートにおいて、ステップS18は、図10のステップS8と同様な、マスク設定部330に対する設定が初回であるか否かを判定する処理である。また、ステップS19は、図10のステップS9と同様な処理である。しかし、本変形例では、各試験サイクルの処理において最初にそれらの処理を実施する点で異なっている。システム制御部20は、マスク設定部330に対する初回の設定である場合(S18:YES)には、予め設定されている初回の設定をマスク設定部330に対して設定してステップ1に進む。システム制御部20は、マスク設定部330に対する初回の設定ではない場合(S18:NO)には、ステップS19で前回までと異なる有効変化点の設定を行いステップ1に進む。ステップS1〜ステップS7及びS10の処理内容は、図10の場合と同様であるが、ステップS5でNOの場合には、処理を終了しないでステップS19に戻り、前回までと異なる有効変化点の設定を行う点が異なっている。
Claims (7)
- 互いに位相が異なる複数のストローブ信号を生成するマルチストローブ生成部と、
前記複数のストローブ信号のそれぞれのタイミングにおける被測定信号の信号値をそれぞれ取得する複数の取得部と、
隣接する2つのストローブ信号に応じて取得された2つの信号値が異なる場合に、当該2つのストローブ信号の間に前記被測定信号の変化点があったことを検出する複数の変化点検出部と、
前記複数の変化点検出部のうち、有効とする変化点検出部を設定するマスク設定部と、
有効とされた前記変化点検出部の出力に基づいて、前記被測定信号の変化タイミングを出力する変化タイミング出力部と、
前記複数の取得部により取得された複数の信号値のうちいずれの信号値を、前記被測定信号の変化前または変化後の値を示す基準信号値とするかを設定する基準信号設定部と、
前記複数の信号値の中から前記基準信号値を選択して出力する基準信号選択部と
を備える検出装置。 - 前記基準信号設定部は、前記マスク設定部により有効と設定された前記変化点検出部に入力される信号値のうち、対応するストローブ信号の位相が最前または最後である信号値を、前記基準信号値として設定する請求項1に記載の検出装置。
- 第1の試験サイクルにおいて、
前記マスク設定部は、前記複数の変化点検出部のうち、隣接する2以上のストローブ信号に応じて取得される2以上の信号値を入力する2以上の前記変化点検出部を有効とし、
前記変化タイミング出力部は、前記第1の試験サイクルにおいて前記マスク設定部により有効とされた2以上の前記変化点検出部を含む第1グループについて、前記被測定信号の変化タイミングを検出し、
第2の試験サイクルにおいて、
前記マスク設定部は、前記複数の変化点検出部のうち、隣接する2以上のストローブ信号に応じて取得される2以上の信号値を入力する、前記第1グループとは異なる2以上の前記変化点検出部を有効とし、
前記変化タイミング出力部は、前記第2の試験サイクルにおいて前記マスク設定部により有効とされた2以上の前記変化点検出部を含む第2グループについて、前記被測定信号の変化タイミングを検出する
請求項1または2に記載の検出装置。 - 前記変化タイミング出力部は、有効とされた2以上の前記変化点検出部が2以上の変化点を検出したことに応じて、グリッチを検出し、
前記マスク設定部は、前記変化タイミング出力部がグリッチを検出したことに応じて、有効とする前記変化点検出部の範囲を狭める
請求項1から3のいずれか一項に記載の検出装置。 - 前記基準信号値が期待値と一致し、かつ、前記変化タイミング出力部がグリッチを検出したことに応じて、前記マスク設定部は、前記基準信号値が前記被測定信号の変化前の信号値を示す場合には変化後の信号値を入力する前記変化点検出部を無効とし、前記基準信号値が前記被測定信号の変化後の信号値を示す場合には変化前の信号値を入力する前記変化点検出部を無効とする
請求項4に記載の検出装置。 - 前記基準信号値が期待値と異なり、かつ、前記変化タイミング出力部がグリッチを検出したことに応じて、前記マスク設定部は、前記基準信号値が前記被測定信号の変化前の信号値を示す場合には変化前の信号値を入力する前記変化点検出部を無効とし、前記基準信号値が前記被測定信号の変化後の信号値を示す場合には変化後の信号値を入力する前記変化点検出部を無効とする
請求項4に記載の検出装置。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスに対して試験信号を供給する試験信号供給部と、
前記被試験デバイスが前記試験信号に応じて出力する被測定信号に基づいて、前記被試験デバイスの良否を判定する判定部と
を備え、
前記判定部は、
請求項1から6のいずれか一項に記載の検出装置と、
前記被測定信号の変化タイミングに基づいて、前記被試験デバイスの良否を判定する良否判定器と
を有する試験装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2007/062925 WO2009001451A1 (ja) | 2007-06-27 | 2007-06-27 | 検出装置及び試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2009001451A1 JPWO2009001451A1 (ja) | 2010-08-26 |
JP5143836B2 true JP5143836B2 (ja) | 2013-02-13 |
Family
ID=40161590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009520252A Expired - Fee Related JP5143836B2 (ja) | 2007-06-27 | 2007-06-27 | 検出装置及び試験装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7840858B2 (ja) |
JP (1) | JP5143836B2 (ja) |
KR (1) | KR20100034030A (ja) |
DE (1) | DE112007003570T5 (ja) |
TW (1) | TWI386666B (ja) |
WO (1) | WO2009001451A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101221080B1 (ko) * | 2008-11-19 | 2013-01-11 | 가부시키가이샤 어드밴티스트 | 시험 장치, 시험 방법, 및 프로그램 |
US7965093B2 (en) | 2009-02-13 | 2011-06-21 | Advantest Corporation | Test apparatus and test method for testing a device under test using a multi-strobe |
US20110054827A1 (en) * | 2009-08-26 | 2011-03-03 | Advantest Corporation, a Japanese Corporation | Test apparatus and method for modulated signal |
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-
2007
- 2007-06-27 WO PCT/JP2007/062925 patent/WO2009001451A1/ja active Application Filing
- 2007-06-27 KR KR1020107001936A patent/KR20100034030A/ko not_active Application Discontinuation
- 2007-06-27 DE DE112007003570T patent/DE112007003570T5/de not_active Withdrawn
- 2007-06-27 JP JP2009520252A patent/JP5143836B2/ja not_active Expired - Fee Related
- 2007-09-19 US US11/857,448 patent/US7840858B2/en not_active Expired - Fee Related
-
2008
- 2008-06-23 TW TW097123373A patent/TWI386666B/zh not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
US7840858B2 (en) | 2010-11-23 |
JPWO2009001451A1 (ja) | 2010-08-26 |
WO2009001451A1 (ja) | 2008-12-31 |
DE112007003570T5 (de) | 2010-08-26 |
TWI386666B (zh) | 2013-02-21 |
TW200900713A (en) | 2009-01-01 |
US20090006025A1 (en) | 2009-01-01 |
KR20100034030A (ko) | 2010-03-31 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120911 |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151130 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |