JP2008122422A - 半導体デバイス試験装置、及び半導体デバイス試験方法 - Google Patents

Abstract

【課題】半導体デバイスの出力データにおけるグリッチの有無を容易に検出し、精度のよい試験を行う試験装置を提供する。
【解決手段】半導体デバイスの出力データに基づいて、前記半導体デバイスを試験する半導体デバイス試験装置であって、出力データにおけるグリッチの有無を検出するグリッチ検出部と、グリッチ検出部が検出したグリッチの有無に基づいて、半導体デバイスの良否を判定する判定部とを備え、グリッチ検出部は、出力データに対して、わずかずつ位相の異なる複数のストローブを有するマルチストローブを発生するマルチストローブ発生器と、マルチストローブに基づいて、出力データの値の変化点を検出する出力データ変化点検出部とを有する半導体デバイス試験装置を提供する。
【選択図】図１７

Description

本発明は、高速で書き込み、および読出しが可能なメモリを装備した半導体デバイスを試験する場合に用いて好適な半導体デバイス試験方法およびこの試験方法を用いて動作する半導体デバイス試験装置に関する。

この発明に係わる従来の技術を説明する前に念のため一般的な半導体デバイスを試験する半導体デバイス試験装置の概要を説明する。図２５は、従来の半導体デバイス試験装置の構成を示す。図２５中ＴＥＳは半導体デバイス試験装置の全体を示す。半導体デバイス試験装置ＴＥＳは主制御器１３と、パターン発生部１４、タイミング発生器１５、波形フォーマッタ１６、論理比較器１２、ドライバ１７、信号読取回路１１、不良解析メモリ１８、論理振幅基準電圧源１９、比較基準電圧源２１、デバイス電源２２等により構成される。

主制御器１３は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従って主にパターン発生部１４とタイミング発生器１５を制御し、パターン発生部１４から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１６で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１９で設定した振幅値を持った波形に電圧増幅するドライバ１７を通じて被試験半導体デバイスＤＵＴに印加し記憶させる。

被試験半導体デバイスＤＵＴから読み出した応答信号は信号読取回路１１でその論理値を読み取る。論理比較器１２は信号読取回路１１で読み取った論理値がパターン発生部１４から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。

図２５は１ピン分の試験装置の構成を示すが現実には、この構成が被試験半導体デバイスＤＵＴのピン数分は設けられ、各ピン毎にテストパターンの入力と、被試験半導体デバイスＤＵＴの応答信号の取り込みが実行される。以上は一般的な半導体デバイスを試験する半導体デバイス試験装置の構成である。

ところで半導体素子で構成されるメモリ等の半導体デバイスの品種の中にはクロックと共にデータを入力しクロックに同期して半導体デバイスへデータを書き込み、クロックと共にクロックに同期したデータが半導体デバイスから出力され、このクロックのタイミングを利用してデータの受け渡しを行うメモリが存在する。

図２６は、この種のメモリの読み出し時の様子を示す。図２６Ａに示すＤＡ、ＤＢ、ＤＣ…は半導体デバイスから出力されるデータ（ある１つのピンから出力されたデータ）を示す。ＴＤ１、ＴＤ２…は各テストサイクルを示す。図２６Ｂに示すＤＱＳはメモリから出力されるクロックを示す。データＤＡ、ＤＢ、ＤＣ…はこのクロックＤＱＳに同期して半導体デバイスから出力される。このクロックは実用されている状態では他の回路にデータＤＡ、ＤＢ、ＤＣ…を受け渡す際の同期信号（データストローブ）として利用される。

この種の半導体デバイスを試験する場合の試験項目の一つに、各クロックＤＱＳ（以下このクロックを基準クロックと称す）の立上りおよび立下りのタイミングから、データの変化点までの時間差（位相差）ｄＩ１、ｄＩ２、ｄＩ３…を測定する項目がある。これらの時間差ｄＩ１、ｄＩ２、ｄＩ３…が例えば極力短い程応答が速く優れた特性を持つデバイスとして評価される。この時間差の長短によって被試験半導体デバイスのグレードが決定される。

被試験半導体デバイスから出力される基準クロックＤＱＳは実用されている状態ではクロック源で生成されたクロックが半導体デバイスに印加され、このクロックが半導体デバイスの内部の回路に配給され、このクロックに同期してデータが出力される。従って、半導体デバイス試験装置で試験を行う場合にも半導体デバイス試験装置側から被試験半導体デバイスにクロックを印加し、そのクロックが被試験半導体デバイスの内部を通り、データと共にデータ受渡しのための基準クロックとして出力される。従って、この基準クロックの立上りと立下りのタイミングを測定し、この測定した立上りと立下りのタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…を測定することになる。

上述したように半導体デバイスから出力される基準クロックはその半導体デバイスの内部を通過して出力されるため、その立上りのタイミングおよび立下りのタイミングはこの半導体デバイスの内部及び温度等の外的環境の影響を大きく受け、図２７に示すように各半導体デバイス毎に基準クロックＤＱＳ１、ＤＱＳ２、ＤＱＳ３…の位相に差が発生する現象が見られる。さらに位相の差は各半導体デバイスの違いによるものに加えて、半導体デバイスの内部でもアクセスするメモリのアドレスの違い、時間の経過（熱的な変化）に従って変動するいわゆるジッタＪが発生する現象も見られる。

従って、基準クロックＤＱＳの立上りのタイミングおよび立下りのタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…を正確に測定するためには、まず半導体デバイスから出力される基準クロックＤＱＳの立上りのタイミングおよび立下りのタイミングを正確に測定しなければならない。このため、従来は半導体デバイス試験装置に装備している信号読取回路のストローブの印加タイミングを漸次移動させ、基準クロックＤＱＳの立上りおよび立下りのタイミングを測定し、その測定結果を使って時間ｄＩ１、ｄＩ２、ｄＩ３…を測定している。

図２８は、従来用いられている基準クロックＤＱＳの立上りおよび立下りのタイミングを測定するための部分を示す。レベル比較器１０は一対の電圧比較器ＣＰ１とＣＰ２によって構成され、これら一対の電圧比較器ＣＰ１とＣＰ２により被試験半導体デバイスＤＵＴが出力する基準クロックＤＱＳの論理値が正規の電圧条件を満たしているか否かを判定する。電圧比較器ＣＰ１は基準クロックＤＱＳのＨ論理の電圧値が正規の電圧値ＶＯＨ以上であるか否かを判定する。また電圧比較器ＣＰ２は基準クロックＤＱＳのＬ論理側の電圧値が正規の電圧ＶＯＬ以下であるか否かを判定する。

これらの判定結果を信号読取回路１１に入力し、この信号読取回路１１で基準クロックＤＱＳの立上りのタイミングおよび立下りのタイミングを測定する。信号読取回路１１はストローブＳＴＢの印加タイミング毎にそのとき入力されている論理値を読み取る動作を実行する。

図２９は、ＤＱＳに対するストローブの位相の一例を示す。ストローブＳＴＢは図２９に示すように各テストサイクル毎に少しずつ位相差（τＴ）が与えられて印加される。つまり、テストサイクル毎にストローブＳＴＢが信号読取回路１１に１個ずつ与えられて電圧比較器ＣＰ１およびＣＰ２の出力の状態を読み取る動作を実行する。

論理比較器１２は信号読取回路１１が出力する論理値と予め定めた期待値（図２８の例ではＨ論理）とを比較し、信号読取回路１１が出力する論理値が期待値と一致した時点でパス（良）を表わすパス信号ＰＡを出力する。レベル比較器１０の出力がＨ論理に反転したことを読み取ったストローブＳＴＢ１（図２９Ｂ）の発生タイミング（ストローブＳＴＢの発生タイミングは既知）から時間Ｔ１（図２９Ｃ）を知り基準クロックＤＱＳの立上りのタイミングを決定する。

基準クロックＤＱＳの立下りのタイミングを検出する場合はストローブＳＴＢの発生は基準クロックＤＱＳのＨ論理に立上ったタイミングより後のタイミングで発生を開始し、立上りの検出と同様に電圧比較器ＣＰ２の出力がＨ論理に反転した状態を読み取ったストローブにより立下りのタイミングを検出する。なお、関連する先行技術文献として、以下の特許文献が発見されている。
特開平１０−０７３６４５号公報

上述したように、従来は基準クロックＤＱＳの発生タイミングを半導体試験装置に装備している信号読取回路１１とこの信号読取回路１１に印加するストローブＳＴＢを用いたタイミング測定手段を利用して測定しているから基準クロックＤＱＳの立上りおよび立下りのタイミングを測定するだけでもテストサイクルＴＤを何サイクルも繰り返し実行しなくてはならないため、時間がかかる欠点がある。

しかも、基準クロックＤＱＳの立上りおよび立下りのタイミングの測定は試験すべき被試験メモリの全てのアドレス、あるいは発熱によるジッタの影響を回避する場合には試験パターンの開始から終了までの全てにわたって測定しなければならないから、基準クロックの立上りおよび立下りのタイミングを測定するには長い時間が必要となる。基準クロックＤＱＳの立上りおよび立下りのタイミングを測定する時間を短くする方法としてはストローブＳＴＢに与える位相差τＴを粗く採り、テストサイクルの実行回数を減らすことも考えられるが、ストローブＳＴＢに与える位相差τＴを粗く変化させると、基準クロックＤＱＳの立上りおよび立下りのタイミング測定の精度が低下し、この結果として基準クロックＤＱＳとデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…の測定結果の信頼性が低下する欠点がある。

そこで本発明は、上記の課題を解決することのできる半導体デバイス試験装置、及び半導体デバイス試験方法を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、半導体デバイスの出力データに基づいて、半導体デバイスを試験する半導体デバイス試験装置であって、わずかずつ位相の異なる複数のストローブを有するマルチストローブを発生するマルチストローブ発生器と、マルチストローブに基づいて、出力データの波形の立上がり又は立下がりのタイミングを検出する出力データ変化点検出部と、マルチストローブに基づいて、出力データの受け渡しのタイミングを定める信号であって、半導体デバイスが出力データに付随して出力する基準クロックの立上がり又は立下がりのタイミングを検出する基準クロック変化点検出部と、出力データ変化点検出部が検出した、出力データの波形の立上がり又は立下がりのタイミングと、基準クロック変化点検出部が検出した、基準クロックの波形の立上がり又は立下がりのタイミングとに基づいて、半導体デバイスの良否を判定する判定部とを備えることを特徴とする半導体デバイス試験装置を提供する。

本発明の第２の形態においては、半導体デバイスの出力データに基づいて、半導体デバイスを試験する半導体デバイス試験方法であって、出力データに対して、わずかずつ位相の異なる複数のストローブを有する第１マルチストローブを発生する第１マルチストローブ発生段階と、第１マルチストローブに基づいて、出力データの波形の立上がり又は立下がりのタイミングを検出する出力データ変化点検出段階と、出力データの受け渡しのタイミングを定める信号であって、半導体デバイスが出力データに付随して出力する基準クロックに対して、わずかずつ位相の異なる複数のストローブを有する第２マルチストローブを発生する第２マルチストローブ発生段階と、第２マルチストローブに基づいて、基準クロックの波形の立上がり又は立下がりのタイミングを検出する基準クロック変化点検出段階と、出力データ変化点検出段階が検出した、出力データの波形の立上がり又は立下がりのタイミングと、基準クロック変化点検出段階が検出した、基準クロックの波形の立上がり又は立下がりのタイミングとに基づいて、半導体デバイスの良否を判定する判定段階とを備えることを特徴とする半導体デバイス試験方法を提供する。

なお、上記の発明の概要は、本発明に必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明に係る半導体デバイス試験装置１００の構成の一例を示す。半導体デバイス試験装置１００は、半導体デバイス（ＤＵＴ）１０８を試験するための試験パターンを生成するパターン発生部１０２と、試験パターンを整形し、半導体デバイス１０８に供給する波形整形部１０４と、半導体デバイス１０８が当該試験パターンに基づいて出力する出力データを処理する処理部１２０と、処理部１２０が処理した出力データと、パターン発生部１０２が試験パターンに基づいて生成した期待値信号とに基づいて、半導体デバイス１０８の良否を判定する判定部１１０とを備える。

パターン発生部１０２は、例えば利用者が生成した試験プログラムに基づいた試験パターンを生成し、波形整形部１０４に供給する。また、パターン発生部１０２は、生成した試験パターンに基づいて、半導体デバイス１０８が当該試験パターンを受け取った場合に出力するべき期待値信号を生成する。波形整形部１０４は、受け取った試験パターンを整形し、半導体デバイス１０８に供給する。例えば、波形整形部１０４は、利用者が生成した試験プログラムに基づいて、試験パターンを遅延させ、所望のタイミングで半導体デバイス１０８に試験パターンを供給する。

処理部１２０は、半導体デバイス１０８が、入力された試験パターンに基づいて出力する出力データ、及び出力データの受け渡しのタイミングを定める信号であって、半導体デバイス１０８が出力データに付随して出力する基準クロック（ＤＱＳ）を受け取り、受け取った信号に所定の処理を施し、判定部１１０に供給する。判定部１１０は、処理部１２０から受け取った信号と、パターン発生部１０２から受け取った期待値信号とに基づいて、半導体デバイス１０８の良否を判定する。例えば、判定部１１０は、処理部１２０から受け取った信号と、パターン発生部１０２から受け取った期待値信号とが一致した場合に、半導体デバイス１０８を良品と判定する。以下、処理部１２０及び判定部１１０の構成及び動作について詳細に説明する。

図２は、半導体デバイス試験装置１００の処理部１２０及び判定部１１０の詳細な構成の一例を示す。処理部１２０は一例として、基準クロックＤＱＳを出力するピンに対してレベル比較器１０と、基準位相計測部１７２と、基準位相記憶部とを有する。当該基準位相計測部１７２は、第２マルチストローブ発生器３０と、複数の信号読取回路４０と、比較判定手段５０と、比較判定手段５０の判定結果をマルチストローブのストローブ番号に変換する変換手段３１とを有する。基準位相計測部１７２は、出力データの受け渡しのタイミングを定める信号であって、半導体デバイス１０８が、出力データに付随して出力する基準クロックＤＱＳの、出力タイミングを計測する。

本例において、第２マルチストローブ発生器３０は、遅延時間がわずかずつ異なる値に設定された複数の遅延素子ＤＹ１、ＤＹ２、ＤＹ３、ＤＹ４、ＤＹ５…、ＤＹＮ（ただしＮは整数）を有する。第２マルチストローブ発生器３０は、複数の遅延素子のそれぞれにタイミングストローブを供給し、複数の遅延素子がそれぞれ遅延させて出力するタイミングストローブに基づいて、第２マルチストローブを発生する。当該タイミングストローブは、例えばパルス信号であってよい。第２マルチストローブ発生器３０は、基準クロックＤＱＳに対して、わずかずつ位相の異なる複数のストローブを有する第２マルチストローブを発生する。各遅延素子ＤＹ１、ＤＹ２、ＤＹ３、ＤＹ４、ＤＹ５…、ＤＹＮの遅延時間に例えば１００ＰＳ（ピコ秒）ずつの時間差を持たせることにより、１００ＰＳの時間差を持つ第２マルチストローブを発生させることができる。また、第２マルチストローブ発生器３０は、後述する第１マルチストローブ発生器１５４（図１８参照）と同様に、縦続接続された複数の遅延素子を有してよい。

信号読取回路４０及び比較判定手段５０は、第２マルチストローブ発生器３０が発生した第２マルチストローブに基づいて、基準クロックＤＱＳの値の変化点を検出する。変換手段３１は、基準クロックＤＱＳの値の変化点を検出した第２マルチストローブの、いずれのストローブが基準クロックＤＱＳの値の変化点を検出したかを示すストローブ番号を、メモリ３２に供給する。例えば、第２マルチストローブを構成する複数のストローブに対して、位相の早いストローブから昇順に番号が与えられ、変換手段３１は、基準クロックＤＱＳの値の変化点を検出したストローブの番号をメモリ３２に供給する。基準位相計測部１７２は、基準クロックＤＱＳの値の変化点を検出した第２マルチストローブのストローブ番号に基づいて、基準クロックＤＱＳの出力タイミングを算出してよい。

基準位相記憶部は、図２におけるメモリ３２であってよく、基準位相計測部１７２が計測した基準クロックＤＱＳの出力タイミングを記憶する。本例において、メモリ３２は、基準クロックＤＱＳの出力タイミングとして、変換手段３１が変換したストローブ番号を記憶する。つまり、基準位相記憶部であるメモリ３２は、基準クロックＤＱＳの値の変化点を検出した第２マルチストローブのストローブ番号を格納する。

また、処理部１２０は、タイミング選択回路３３、及び第１マルチストローブ発生器３４を更に有する。タイミング選択回路３３は、テスト時にメモリ３２から読み出したストローブ番号から、第１マルチストローブ発生器３４が発生する第１マルチストローブＳＴＢの発生タイミングを選択して出力する。第１マルチストローブ発生器３４は、タイミング選択回路３３で選択したタイミングで第１マルチストローブＳＴＢを発生する。本例において、第１マルチストローブ発生器３４は、第２マルチストローブ発生器３０と同一又は同様の機能及び構成を有する。

また、判定部１１０は一例として、信号読取回路１１と、論理比較器１２と、不良解析メモリ１８とを有する。信号読取回路１１及び論理比較器１２は、図２８に関連して説明した信号読取回路１１及び論理比較器１２と同一又は同様の機能及び構成を有する。

信号読取回路１１は、第１マルチストローブＳＴＢのそれぞれのストローブのタイミングにおける、半導体デバイス１０８の出力信号の値を検出する。論理比較器１２は、信号読取回路１１が検出した出力信号の値と、期待値とを比較する。不良解析メモリ１８は、論理比較器１２が、出力信号と期待値とを比較した結果を格納する。図１に関連して説明したパターン発生部１０２は、試験パターンに基づく当該期待値を論理比較器１２に供給してよい。

図３は、第２マルチストローブ発生器３０が発生する第２マルチストローブの一例を示す。テストサイクルＴＤの所定の位相位置から例えば１００ＰＳずつ、位相差が与えられた第２マルチストローブＰ１、Ｐ２、Ｐ３、Ｐ４…、Ｐｎ（ただしnは整数）が信号読取回路４０の各回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…、ＴＣｎ（ただしｎは整数）のタイミング入力端子に与えられる。本例において、第２マルチストローブの相数を６、すなわちｎ＝６として説明する。また、本例では、基準クロックＤＱＳの立上がりのタイミングを測定する例について説明する。

信号読取回路４０の各回路ＴＣ１〜ＴＣ６は、それぞれの入力端子において、レベル比較器１０からレベル比較結果を受け取る。本例において、信号読取回路４０の各回路ＴＣ１〜ＴＣ６は、それぞれの入力端子において、レベル比較器１０の、Ｈ論理側のレベル比較を行う電圧比較器ＣＰ１の出力を受けとる。電圧比較器ＣＰ１は、基準クロックＤＱＳの電圧レベルが、比較電圧ＶＯＨより高い場合、Ｈ論理を出力し、基準クロックＤＱＳの電圧レベルが、比較電圧ＶＯＨより低い場合にＬ論理を出力する。

図３Ａは、半導体デバイス１０８が出力する基準クロックＤＱＳの波形の一例を示す。図３Ａにおいて、横軸は時間軸であり、縦軸は電圧レベルを示す。図３Ｂは、第２マルチストローブ発生器３０が発生する、第２マルチストローブの各ストローブのタイミングの一例を示す。図３Ｂにおいて、横軸は図３Ａにおける時間軸と同一の時間軸である。信号読取回路４０の各回路ＴＣ１〜ＴＣ６は、第２マルチストローブの、それぞれ対応するストローブのタイミングにおける電圧比較器ＣＰ１の出力を検出し、比較判定手段５０に検出結果を供給する。

比較判定手段５０は、信号読取回路４０の各回路ＴＣ１〜ＴＣ６にそれぞれ対応した判定器ＰＦ１〜ＰＦ６を有する。判定器ＰＦ１〜ＰＦ６は、それぞれ期待値（本例においてはＨ論理）と、信号読取回路４０の回路ＴＣ１〜ＴＣ６のうち対応する回路の検出結果とを比較する。判定器ＰＦ１〜ＰＦ６は、対応する回路ＴＣ１〜ＴＣ６の出力と、期待値とが一致する場合、当該一致を表すＨ論理を出力する。

本例において、判定器ＰＦ１〜ＰＦ６は、それぞれの判定結果と、前段の判定器（対応する第２マルチストローブのストローブ番号が一つ若い番号の判定器）の判定結果とを比較し、自己の判定結果と前段の判定結果とが不一致である場合に、基準クロックＤＱＳの値の変化点を検出したことを示すＨ論理を出力する。つまり、判定器ＰＦ１〜ＰＦ６は、対応する第２マルチストローブのタイミングにおいて、基準クロックＤＱＳの値の変化点を検出した場合に、Ｈ論理を出力する。

図３Ａ及び図３Ｂに示す、基準クロックＤＱＳ及び第２マルチストローブのタイミングの例では、比較判定手段５０は、図３Ｃに示す信号を変換手段３１に供給する。つまり、本例において、比較判定手段５０は、図３ＢのＰ４で示すストローブのタイミングで基準クロックＤＱＳの値の変化点、すなわち波形の立上がりを検出し、Ｐ４で示すストローブに対応する判定器ＰＦ４がＨ論理を変換手段３１に供給する。

図４は、第２マルチストローブ発生器３０が発生する第２マルチストローブの他の例を示す。本例では、基準クロックＤＱＳの立上がりのタイミングを測定する例について説明する。図４Ａは、図３Ａと同様に、半導体デバイス１０８が出力する基準クロックＤＱＳの波形の一例を示す。図４Ｂは、図３Ｂと同様に、第２マルチストローブ発生器３０が発生する、第２マルチストローブの各ストローブのタイミングの一例を示す。

基準クロックＤＱＳの波形の立下り側のタイミングを測定する構成は図２では省略しているが、その構成は図２における、基準クロックＤＱＳの波形の立上がり側のタイミングを測定する構成と同様の構成を有する。つまり、処理部１２０は、基準クロックＤＱＳの立上がりを検出するための基準位相計測部１７２と、基準クロックＤＱＳの立下がりを検出するための基準位相計測部１７２とを有してよい。

また、処理部１２０は、基準クロックＤＱＳの立上がり及び立下がりを検出する基準位相計測部１７２を有してもよい。この場合、信号読取回路４０の各回路及び比較判定手段５０の判定器は、後述する構成（図５参照）を有することが好ましい。

基準クロックＤＱＳの立下がりを検出するための基準位相計測部１７２の、信号読取回路４０の各回路ＴＣ１〜ＴＣ６は、第２マルチストローブの、それぞれ対応するストローブのタイミングにおける電圧比較器ＣＰ２の出力を検出し、比較判定手段５０に検出結果を供給する。

比較判定手段５０は、信号読取回路４０の各回路ＴＣ１〜ＴＣ６にそれぞれ対応した判定器ＰＦ１〜ＰＦ６を有する。判定器ＰＦ１〜ＰＦ６は、それぞれ期待値（本例においてはＬ論理）と、信号読取回路４０の回路ＴＣ１〜ＴＣ６のうち対応する回路の検出結果とを比較する。判定器ＰＦ１〜ＰＦ６は、対応する回路ＴＣ１〜ＴＣ６の出力と、期待値とが一致する場合、当該一致を表すＨ論理を出力する。

本例において、判定器ＰＦ１〜ＰＦ６は、それぞれの判定結果と、前段の判定器（対応する第２マルチストローブのストローブ番号が一つ若い番号の判定器）の判定結果とを比較し、自己の判定結果と前段の判定結果とが不一致である場合に、基準クロックＤＱＳの値の変化点を検出したことを示すＨ論理を出力する。つまり、判定器ＰＦ１〜ＰＦ６は、対応する第２マルチストローブのタイミングにおいて、基準クロックＤＱＳの値の変化点を検出した場合に、Ｈ論理を出力する。

図４Ａ及び図４Ｂに示す、基準クロックＤＱＳ及び第２マルチストローブのタイミングの例では、比較判定手段５０は、図４Ｃに示す信号を変換手段３１に供給する。つまり、本例において、比較判定手段５０は、図４ＢのＰ４で示すストローブのタイミングで基準クロックＤＱＳの値の変化点、すなわち波形の立下がりを検出し、Ｐ４で示すストローブに対応する判定器ＰＦ４がＨ論理を変換手段３１に供給する。

図５は、信号読取回路４０及び比較判定手段５０の構成の一例を示す。本例では、信号読取回路４０の回路ＴＣ４及び比較判定手段５０の判定器ＰＦ４の構成の一例を示す。信号読取回路の各回路ＴＣ１〜ＴＣｎは、本例において説明するＴＣ４と同様の構成を有してよい。また、比較判定手段５０の各判定器ＰＦ１〜ＰＦｎは、本例において説明するＰＦ４と同様の構成を有してよい。

回路ＴＣ４は、回路１８２ａ及び回路１８２ｂを有する。回路１８２ａは、レベル比較器１０の電圧比較器ＣＰ１が出力する信号を受け取る。また、回路１８２ｂは、レベル比較器１０の電圧比較器ＣＰ２が出力する信号を受け取る。

また、回路１８２ａは、例えば図３Ｂに示したような、第２マルチストローブのストローブＰ４を受け取り、ストローブＰ４のタイミングにおける電圧比較器ＣＰ１の出力を検出し、判定器ＰＦ４に検出結果を供給する。また、回路１８２ｂは、例えば図４Ｂに示したような、第２マルチストローブのストローブＰ４'を受け取り、ストローブＰ４'のタイミングにおける電圧比較器ＣＰ２の出力を検出し、判定器ＰＦ４に検出結果を供給する。

判定器ＰＦ４は、図５に示すように、ゲートＧ１〜Ｇ４を有する。ゲートＧ１は、期待値ＥＸＰと、回路１８２ａの出力とを比較する。ゲートＧ１は、回路１８２ａの出力と、期待値ＥＸＰとの論理積を出力する論理積回路であってよい。本例において、基準クロックＤＱＳの立上がりを検出する場合、期待値ＥＸＰとしてＨ論理が与えられ、基準クロックＤＱＳの立下がりを検出する場合、期待値ＥＸＰとしてＬ論理が与えられる。

つまり、期待値ＥＸＰにＨ論理が設定されることにより、ゲートＧ１が有効となり、ゲートＧ１は回路１８２ａの出力がＬ論理からＨ論理に反転するか否かを監視する。ゲートＧ２は、回路１８２ｂの出力と、期待値ＥＸＰとを比較する。ゲートＧ１は、回路１８２ｂの出力と、期待値ＥＸＰの反転信号との論理積を出力する論理積回路であってよい。

また、ゲートＧ３は、ゲートＧ１、Ｇ２の出力の論理和を出力する。ゲートＧ４は、ゲートＧ３の出力と、前段の判定器のゲートＧ３の出力との不一致を検出する。本例において、ＰＦ４のゲートＧ４は、ＰＦ４のゲートＧ３の出力と、ＰＦ３のゲートＧ３の出力との不一致を検出する。

基準クロックＤＱＳの立上りのタイミングは、電圧比較器ＣＰ１と、回路１８２ａと、ゲートＧ１と、ゲートＧ３と、ゲートＧ４とを通過する系路で検出することができる。同様に、基準クロックの立下がりのタイミングは、電圧比較器ＣＰ２と、回路１８２ｂと、ゲートＧ２と、ゲートＧ３と、ゲートＧ４とを通過する経路で検出することができる。以下、基準クロックＤＱＳの立上がりを検出する場合の、判定器ＰＦ４の動作について説明する。

回路１８２ａがＨ論理を出力すると、ゲートＧ１はＨ論理を出力する。ゲートＧ１が出力したＨ論理は、ゲートＧ３を介してゲートＧ４に供給される。ゲートＧ４は例えば排他的論理和回路であって、その一方の入力端子には前段の判定器ＰＦ３のゲートＧ３の出力が供給される。前段の判定器ＰＦ３のゲートＧ３の出力がＨ論理でなく、判定器ＰＦ４のゲートＧ４の出力がＨ論理である場合に、ゲートＧ４はＨ論理を出力する。ゲートＧ４の出力は、図２に示す変換手段３１に供給される。

また、ゲートＧ３の出力は、次段の判定器ＰＦ５のゲートＧ４に供給される。次段の回路ＴＣ５における回路１８２ａはＨ論理を判定器ＰＦ５に供給し、判定器ＰＦ４のゲートＧ３はＨ論理を判定器ＰＦ５に供給する。このため、判定器ＰＦ５のゲートＧ４は不一致を検出せず、判定器ＰＦ５のゲートＧ４は一致を表すＬ論理を出力する。

以上説明したように、基準クロックＤＱＳのレベルがレベル比較のために設けた比較電圧ＶＯＨを越えた時点から、最初にストローブを受け取った判定器のみがＨ論理を出力することになる。尚、本例において初段の判定器ＰＦ１の不一致検出ゲートＧ４には前段のゲートＧ３の出力としてＬ論理を与える。

これにより、信号読取回路ＴＣ１がＨ論理を出力した場合、判定器ＰＦ１のゲートＧ４はＨ論理の不一致を検出し、当該不一致を表すＨ論理を出力する。つまり、テストサイクルＴＤの初期において基準クロックＤＱＳが立上ったことを検出する。以上、比較判定手段５０が、基準クロックの立上がりのタイミングを検出する場合の動作について説明したが、比較判定手段５０が基準クロックの立下がりを検出する場合も、同様の動作により基準クロックの立下がりを検出することができる。

変換手段３１は各判定器ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…、ＰＦｎの比較判定結果を取り込んで、可及的に小さいビット数のデータに変換する。例えば、変換手段３１は、判定器ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…、ＰＦｎの出力の出力をｎビットの信号として受け取り、受け取った信号に基づいて、出力がＨ論理である判定器の番号を示すディジタル信号を生成する。

つまり、変換手段３１は、対応する判定器ＰＦ１〜ＰＦｎの出力がＨ論理である、第２マルチストローブのストローブ番号を示すディジタル信号を生成する。変換手段３１が生成するディジタル信号は、基準クロックＤＱＳの値の変化点を検出したストローブ番号を示す。

図６は、変換手段３１の動作アルゴリズムを示す。第２マルチストローブは、半導体デバイス１０８のスペックに対して、測定精度を十分満足することのできるストローブ間隔のストローブを有することが望ましい。また、信号読取回路４０及び比較判定手段５０は、第２マルチストローブの各ストローブにそれぞれ対応する回路ＴＣ１、ＴＣ２、…、ＴＣｎ及び判定器ＰＦ１、ＰＦ２、…、ＰＦｎを有することが望ましい。本例においては、比較判定手段５０が、８個の判定器ＰＦ１〜ＰＦ８を有する場合について説明する。

まず、８個の判定器ＰＦ１〜ＰＦ８の何れか一つがＨ論理（図では１で示す）を出力する。変換手段３１は、判定器ＰＦ１〜ＰＦ８の出力信号を、８ビットの信号として受け取る。例えば、図６に示すように、基準クロックの値の変化点を、判定器ＰＦ７が検出した場合、変換手段３１は、０１００００００、で表されるディジタル信号を受け取る。

変換手段３１は、受け取ったディジタル信号において、１を示すビットのビット位置を１〜８の数値に変換し、更にその数値から「１」を減算する。例えば、変換手段３１は、０１００００００、で表されるディジタル信号を受け取った場合、１を示すビット位置として数値７を検出し、検出した数値７から、１を減算した値である数値６を算出する。

次に、変換手段３１は、算出した数値を、例えば４ビットの数値データＤ０〜Ｄ７に変換する。例えば、変換手段３１は、数値６を算出した場合、数値６を４ビットの数値データＤ６（０１１０）に変換する。４ビットの数値データＦ０〜Ｆ７はマルチストローブＰ１〜Ｐ８の位相順序を表わすストローブ番号として取り扱うことができる。

変換手段３１は、当該ストローブ番号を示す数値データＤ０〜Ｄ７を、メモリ３２に格納する。このように、例えば８ビットの比較判定結果を４ビットのストローブ番号データに変換することにより、メモリ３２の記憶容量を小さくできる利点が得られる。

図７は、タイミング選択回路３３の構成の一例を示す。本例において、タイミング選択回路３３は、第１マルチストローブＳＴＢの発生タイミングを格納したタイミングメモリ３３Ａと、タイミングメモリ３３Ａに格納した発生タイミングの何れかをメモリ３２が格納した判定結果に基づいて選択するセレクタ３３Ｂとを有する。タイミングメモリ３３Ａは、例えば２００ＰＳ、３００ＰＳ、４００ＰＳ、５００ＰＳ…の１６種類の時間値を格納する。

当該時間値は各テストサイクルＴＤの初期位相位置からの時間値に対応し、測定した基準クロックＤＱＳの立上りまたは立下りのタイミングを示す。タイミングメモリ３３Ａが格納した時間値で示すタイミングが、半導体デバイス１０８の出力データの変化点を検出するための第１マルチストローブＳＴＢの基準位相位置となる。セレクタ３３Ｂは、当該時間値の何れかを、メモリ３２が格納した判定結果に基づいて選択し、選択した当該時間値を第１マルチストローブ発生器３４に供給する。

第１マルチストローブ発生器３４は、タイミング選択回路３３から受け取った時間値に、半導体デバイス１０８の出力データの値の変化点までの時間（予定値）を加算または減算し、演算結果に基づくタイミングで第１マルチストローブＳＴＢを発生し、この第１マルチストローブＳＴＢを信号読取回路１１に供給する。

信号読取回路１１は、受け取った第１マルチストローブＳＴＢのそれぞれのストローブのタイミングで、半導体デバイス１０８が出力する出力データの値を検出する。半導体デバイス試験装置１００は、信号読取回路１１が検出した当該出力データの値に基づいて、半導体デバイス１０８の良否を判定する。

第１マルチストローブ発生器３４は、第２マルチストローブ発生器３０と同様の構成を有してよく、基準位相記憶部であるメモリ３２が格納した、第２マルチストローブのストローブ番号に基づいて、複数のストローブを有する第１マルチストローブを発生してよい。前述したように、第１マルチストローブ発生器３４は、タイミング選択回路３３から入力された時間値と、半導体デバイス１０８の出力データの値の変化点までの予定時間とに基づいて、第１マルチストローブの位相を定めてよい。

第１マルチストローブ発生器３４は、半導体デバイス１０８の出力データに対して、わずかずつ位相の異なる複数のストローブを有する第１マルチストローブを発生し、半導体デバイス試験装置１００は、第１マルチストローブのそれぞれのストローブの位相における、半導体デバイス１０８の出力データの値を検出し、出力データの立上がり、又は立下がりを検出する。

半導体デバイス１０８において、基準クロックＤＱＳの立上り又は立下りのタイミングから、半導体デバイス１０８出力する出力データの値の変化点までの時間の設計値は、予め定められている。従って、基準クロックＤＱＳの立上り及び立下りのタイミングを予め測定し、当該タイミングを既知の値にしておくことにより、出力データの値の変化点の位相の概略値を容易に推測することができる。

本例における半導体デバイス試験装置１００は、基準クロックＤＱＳの立上り及び立下りのタイミングをまず検出し、検出した当該タイミングに基づいて、出力データの値の変化点を検出するための第１マルチストローブＳＴＢの発生タイミング及び発生範囲を定めることにより、効率よく出力タイミングの値の変化点を検出することができる。

図８は、第２マルチストローブ発生器３０の変形実施例を示す。本例において、第２マルチストローブ発生器３０は、縦続接続された互いに等しい遅延時間を持つ遅延素子ＤＹ１、ＤＹ２、ＤＹ３・・・、ＤＹｎを有する。第２マルチストローブ発生器３０は、継続接続された各遅延素子ＤＹ１、ＤＹ２、ＤＹ３・・・、ＤＹｎの各出力信号に基づいて、わずかずつ位相の異なる複数のストローブを有する第２マルチストローブを発生する。

本例における半導体デバイス試験装置１００によれば、図３及び図４に示した第２マルチストローブＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５・・・、Ｐｎ及びＰ１'、Ｐ２'、Ｐ３'、Ｐ４'、Ｐ５'・・・、Ｐｎ'を用いることにより、１テストサイクルＴＤの時間内で基準クロックＤＱＳの立上がり又は立下がりのタイミングを測定するため、従来と比較して極めて短時間に基準クロックＤＱＳの立上がり又は立下がりのタイミングを測定することができる。

図９は、処理部１２０及び判定部１１０の構成の他の例を示す。処理部１２０は、レベル比較器１０と、出力データ変化点検出部１７６と、データストローブ番号変換手段３１Ｄと、位相比較部６０と、基準クロック変化点検出部１７８と、基準ストローブ番号変換手段３１Ｒとを有する。また、判定部１１０は、スペック設定器７１及び良否判定手段７０を有する。図９において、図２と対応する部分には同一符号を付して示す。

出力データ変化点検出部１７６及び基準クロック変化点検出部１７８は、信号読取回路４０及び比較判定手段５０を有する。出力データ変化点検出部１７６は、第１マルチストローブに基づいて、出力データの波形の立上がり又は立下がりのタイミングを検出する。また、基準クロック変化点検出部１７８は、基準クロックＤＱＳの波形の立上がり又は立下がりのタイミングを検出する。

本例において、レベル比較器１０は、半導体デバイス１０８が出力する出力データＤ０、Ｄ１、…、Ｄｎ、及び基準クロックＤＱＳと、基準電圧ＶＯＨ又はＶＯＬとをレベル比較する。レベル比較器１０は、レベル比較結果を信号読取回路４０に供給する。レベル比較器１０は、図２に関連して説明したレベル比較器１０と同一又は同様の機能及び構成を有してよい。

信号読取回路４０は、基準クロックＤＱＳ及び半導体デバイス１０８の出力データＤ０、Ｄ１、…、Ｄｎの値を、第１マルチストローブ発生器３４又は第２マルチストローブ発生器３０が発生した第１マルチストローブ又は第２マルチストローブのタイミングに基づいて検出する。信号読取回路４０は、図２に関連して説明した信号読取回路４０と同一又は同様の機能及び構成を有してよい。

また、本例において、処理部１２０は、第１マルチストローブを発生する第１マルチストローブ発生器３４と、第２マルチストローブを発生する第２マルチストローブ発生器３０とを有していたが、他の例においては、処理部１２０は、第１マルチストローブ及び第２マルチストローブを発生するマルチストローブ発生器を有してよい。

比較判定手段５０は、信号読取回路４０が検出した出力信号及び基準クロックＤＱＳの値に基づいて、出力信号及び基準クロックの値の変化点を検出する。比較判定手段５０は、図２に関連して説明した比較判定手段５０と同一又は同様の機能及び構成を有してよい。

図９において、処理部１２０は、半導体デバイスの出力データＤ０、Ｄ１、・・・Ｄｎの値を、第１マルチストローブ発生器３４が発生する第１マルチストローブに基づいて測定する。また、処理部１２０は、基準クロックＤＱＳの値を、第２マルチストローブ発生器３０が発生する第２マルチストローブに基づいて測定する。

第１マルチストローブ発生器３４及び第２マルチストローブ発生器３０は、同一又は同様の機能及び構成を有してよい。例えば、第１マルチストローブ発生器３４及び第２マルチストローブ発生器３０のそれぞれは、縦続接続された複数の遅延素子を有し、縦続接続された複数の遅延素子にストローブを供給し、複数の遅延素子がそれぞれ遅延させて出力するストローブに基づいて、第１マルチストローブ又は第２マルチストローブを発生する。

比較判定手段５０は、信号読取回路４０から出力データ及び基準クロックＤＱＳの値を受け取り、受け取った信号に基づいて、マルチストローブの中のいずれの相のストローブにおけるタイミングで、データＤ０、Ｄ１、…、Ｄｎ及び基準クロックＤＱＳの値が変化したかを判定する。

比較判定手段５０は、第１マルチストローブのそれぞれのストローブの位相においてディジタルデータに変換された、半導体デバイス１０８の出力データの値を検出し、第１マルチストローブのうちの第１のストローブの位相における出力データの値と、第１のストローブに隣接する第２のストローブの位相における出力データの値とが異なる場合に、第１のストローブの位相を出力データの値の変化点として検出する。例えば、比較判定手段５０は、図２に関連して説明した比較判定手段５０と同様の方法で、出力データの値の変化点を検出する。

また、比較判定手段５０は、第２マルチストローブのそれぞれのストローブの位相におけるディジタルデータに変換された、基準クロックＤＱＳの値を検出し、第２マルチストローブのうちの第３のストローブの位相における出力データの値と、第３のストローブに隣接する第４のストローブの位相における出力データの値とが異なる場合に、第３のストローブの位相を出力データの値の変化点として検出する。例えば、比較判定手段５０は、図２に関連して説明した比較判定手段５０と同様の方法で、基準クロックＤＱＳの値の変化点を検出する。

判定部１１０は、出力データの値の変化点の位相と、基準クロックＤＱＳの値の変化点の位相とに基づいて、電子デバイス１０８の良否を判定する。また、比較判定手段５０において、図５において説明した場合と同様に、信号の変化点を検出したストローブに対応する判定器のみが優先的に「１」を出力する。

データストローブ番号変化手段３１Ｄは、どの位相におけるストローブが出力データＤ０、Ｄ１、…、Ｄｎの値の変化点を検出したかを、比較判定手段５０が判定した判定結果を受け取る。本例において、データストローブ番号変換手段３１Ｄは、図２に関連して説明した変換手段３１と同様に、比較判定手段５０の判定器ＰＦ１〜ＰＦｎのそれぞれから、ディジタル信号を受け取り、受け取ったディジタル信号に基づいて、変化点を検出したストローブ番号ＤＮ０を示すディジタル信号を生成する。

基準ストローブ番号変換手段３１Ｒは、どの位相におけるストローブが基準クロックＤＱＳの値の変化点を検出したかを、比較判定手段５０が判定した判定結果を受け取る。本例において、基準ストローブ番号変換手段３１Ｒは、図２に関連して説明した変換手段３１と同様に、比較判定手段５０の判定器ＰＦ１〜ＰＦｎのそれぞれから、ディジタル信号を受け取り、受け取ったディジタル信号に基づいて、変化点を検出したストローブ番号ＲＮ０を示すディジタル信号を生成する。

図１０は、データストローブ番号変換手段３１Ｄ及び基準ストローブ番号変換手段３１Ｒの動作アルゴリズムを示す。本例において、データストローブ番号変換手段３１Ｄ及び基準ストローブ番号変換手段３１Ｒは、図６に関連して説明した変換手段３１と同一又は同様のアルゴリズムに基づいて動作してよい。データストローブ番号変換手段３１Ｄ及び基準ストローブ番号変換手段３１Ｒは、比較判定手段５０がＨ論理（図１０においてはＨ論理を１で示す）を出力したビット位置を、数値データＦ１〜Ｆ８に変換する。

つまり、データストローブ番号変換手段３１Ｄ及び基準ストローブ番号変換手段３１Ｒは、数値データＦ１〜Ｆ８を、出力データの値の変化点を検出したデータストローブ番号ＤＮ０と、基準クロックＤＱＳの値の変化点を検出した基準ストローブ番号ＲＮ０として出力する。位相比較部６０（図９参照）は、データストローブ番号ＤＮ０と、基準ストローブ番号ＲＮ０とに基づいて、出力データの値の変化点の位相と、基準クロックの値の変化点の位相との位相差を検出する。

図１１は、位相比較部６０の構成の一例を示す。本例において、位相比較部６０は、ディジタル減算器を有する。図１１に示すように、位相比較部６０は、ディジタル減算器のプラス入力端子側にデータストローブ番号ＤＮ０を入力し、マイナス入力端子側に基準ストローブ番号ＲＮ０を入力する。ディジタル減算器は、データストローブ番号ＤＮ０から、基準ストローブ番号ＲＮ０を減算した値を、良否判定手段７０に供給する。

図１２は、位相比較部６０における演算の一例を示す。図１２に示すように、比較判定手段５０が、出力データの値の変化点の検出結果として、００１０００００、で表されるディジタル信号を出力した場合、データストローブ番号変換手段３１Ｄは、データストローブ番号ＤＮ０として６の数値を示すディジタル信号、０１１０、を出力する。

また、比較判定手段５０が、基準クロックＤＱＳの値の変化点の検出結果として、０００００１００、で表されるディジタル信号を出力した場合、基準ストローブ番号変換手段３１Ｒは、基準ストローブ番号ＲＮ０として３の数値を示すディジタル信号、００１１、を出力する。位相比較部６０は、データストローブ番号ＤＮ０から、基準ストローブ番号ＲＮ０を減算した結果である、３の数値を示すディジタル信号を、良否判定手段７０に供給する。

図１３は、位相比較部６０における演算の他の例を示す。図１３に示すように、比較判定手段５０が、出力データの値の変化点の検出結果として、０００００１００、で表されるディジタル信号を出力した場合、データストローブ番号変換手段３１Ｄは、データストローブ番号ＤＮ０として３の数値を示すディジタル信号、００１１、を出力する。

また、比較判定手段５０が、基準クロックＤＱＳの値の変化点の検出結果として、０１００００００、で表されるディジタル信号を出力した場合、基準ストローブ番号変換手段３１Ｒは、基準ストローブ番号ＲＮ０として７の数値を示すディジタル信号、０１１１、を出力する。位相比較部６０は、データストローブ番号ＤＮ０から、基準ストローブ番号ＲＮ０を減算した結果である、−４の数値を示すディジタル信号を、良否判定手段７０に供給する。比較判定手段５０は、演算結果を例えば２進数化したディジタル信号として、良否判定手段７０に供給してよい。

図１４は、良否判定手段７０とスペック設定器７１の構成の一例を示す。良否判定手段７０は、出力データ変化点検出部１７６が検出した、出力データの波形の立上がり又は立下がりのタイミングと、基準クロック変化点検出部１７８が検出した、基準クロックＤＱＳの波形の立上がり又は立下がりのタイミングとに基づいて、半導体デバイス１０８の良否を判定してよい。

例えば、良否判定手段７０は、出力データ変化点検出部１７６が検出した、出力データの波形の立上がり又は立下がりのタイミングと、基準クロック変化点検出部１７８が検出した、基準クロックＤＱＳの波形の立上がり又は立下がりのタイミングとの位相差が、予め定められた範囲内で有るか否かに基づいて、半導体デバイス１０８の良否を判定してよい。

本例において、スペック設定器７１は、レジスタＧ１及びレジスタＧ２を有する。レジスタＧ１及びＧ２は、半導体デバイス１０８の、基準クロックＤＱＳの値の変化点と、出力信号の値の変化点との位相差に関するスペックに基づいた値を格納してよい。例えば、利用者が被試験半導体デバイスに対応した仕様の設定値を設定する。本例では、レジスタＧ１が５の値を示すデータを格納し、レジスタＧ２が０の値を示すデータを格納する場合について説明する。

良否判定手段７０は、一例として減算器Ｕ１、減算器Ｕ２、エンコーダＥ１、エンコーダＥ２、及びゲートＯＲを有する。減算器Ｕ１は、位相比較部６０が出力する比較結果と、スペック設定器７１のレジスタＧ１が格納した設定値を受け取る。減算器Ｕ１は、レジスタＧ１が格納した設定値から、位相比較部６０における比較結果を減算する。例えば、レジスタＧ１が５の値を示すデータを格納し、位相比較部６０が３の値を示すデータを出力した場合、減算器Ｕ１は、２の値を示すデータをエンコーダＥ１に供給する。

減算器Ｕ２は、位相比較部６０が出力する比較結果と、スペック設定器７１のレジスタＧ２が格納した設定値を受け取る。減算器Ｕ２は、位相比較部６０における比較結果から、レジスタＧ１が格納した設定値を減算する。例えば、レジスタＧ２が０の値を示すデータを格納し、位相比較部６０が３の値を示すデータを出力した場合、減算器Ｕ２は、３の値を示すデータをエンコーダＥ２に供給する。

エンコーダＥ１及びＥ２は、それぞれ対応する減算器Ｕ１又はＵ２の出力が０又は正の値を示す場合、Ｌ論理（図１４では０で示す）を出力し、対応する減算器Ｕ１又はＵ２の出力が負の値を示す場合、Ｈ論理（図１４では１で示す）を出力する。ゲートＯＲは、エンコーダＥ１が出力するデータと、エンコーダＥ２が出力するデータとの論理和を、半導体デバイス１０８の良否判定結果として出力する。判定部１１０は、ゲートＯＲの出力が０の場合、半導体デバイス１０８をパス（良）と判定し、ゲートＯＲの出力が１の場合、フェイル（不良）と判定する。

例えば、位相比較部６０が３を示すデータを出力し、レジスタＧ１が５を示すデータを格納し、レジスタＧ２が０を示すデータを格納する場合、エンコーダＥ１及びＥ２は、共にＬ論理を出力する。ゲートＯＲは、Ｌ論理を出力し、判定部１１０は、半導体デバイス１０８をパス（良）と判定する。つまり、本例において、判定部１１０は、出力データの値の変化点を検出した、第１マルチストローブのストローブ番号と、基準クロックの値の変化点を検出した、第２マルチストローブのストローブ番号との番号差が、予め定められた範囲で有るか否かに基づいて、半導体デバイスの良否を判定する。

本例において、レジスタＧ１は、出力データの値の変化点と、基準クロックの値の変化点との位相差の上限値を格納し、レジスタＧ２は、出力データの値の変化点と、基準クロックの値の変化点との位相差の下限値を格納する。判定部１１０は、位相比較部６０が検出した、出力データの値の変化点と、基準クロックの値の変化点との位相差が、当該上限値と当該下限値との間の値である場合に、半導体デバイス１０８をパス（良）と判定する。

図１５は、処理部１２０及び判定部１１０の変形実施例を示す。図１５において、図９と同一の符号を付したものは、図９に関連して説明したものと同一又は同様の機能及び構成を有してよい。処理部１２０は、図９に関連して説明した処理部１２０と同一又は同様の構成を有する。

また、判定部１１０は、データストローブ番号変換手段３１Ｄの出力と、基準ストローブ番号変換手段３１Ｒの出力との組み合わせに基づいて、半導体デバイス１０８の良否を判定するための参照表を格納するメモリ８０を有する。判定部１１０は、データストローブ番号変換手段３１Ｄの出力と、基準ストローブ番号変換手段３１Ｒの出力とに基づいて参照表を参照し、参照結果を半導体デバイス１０８の良否の判定結果として出力する。

つまり、判定部１１０は、出力データの値の変化点を検出した、第１マルチストローブのストローブ番号と、基準クロックの値の変化点を検出した第２マルチストローブのストローブ番号とのそれぞれの組み合わせに対する、半導体デバイス１０８の良否を定める参照表を格納する手段を有し、参照表に基づいて、半導体デバイス１０８の良否を判定する。

一例としてメモリ８０は、行列形式の参照表を格納する。例えば、メモリ８０は、行番号を示すデータとしてデータストローブ番号ＤＮ０を受け取り、列番号を示すデータとして基準ストローブ番号ＲＮ０を受け取る。メモリ８０は、受け取ったデータストローブ番号ＤＮ０及び基準ストローブ番号ＲＮ０が示す行列番号に基づいて参照表を参照し、当該行列番号に対応するアドレスに格納した良否判定データを検出する。

図１６は、メモリ８０が格納する参照表の一例を示す。図１６Ａは、データストローブ番号ＤＮ０と、基準ストローブ番号ＤＮ０との差を示す。例えば、データストローブ番号ＤＮ０と、基準ストローブ番号ＤＮ０との番号差が、−２〜＋２までの範囲である半導体デバイス１０８をパス（良）と判定する場合、メモリ８０は、図１６Ｂに示す参照表のように、図１６Ａの表において、−２〜＋２の範囲内にあるセルに対応するアドレスにパスを表す信号（Ｐ）を格納し、−２〜＋２の範囲に無いセルに対応するアドレスにフェイルを表す信号（Ｆ）を格納する。

本例における半導体デバイス試験装置１００によれば、参照表を格納するメモリ８０を有し、基準ストローブ番号ＲＮＯ及びデータストローブ番号ＤＮＯの組み合わせに基づいて参照表を参照することにより、容易に良否の判定を行うことができる。また、本例における半導体デバイス試験装置１００によれば、リアルタイムで基準クロックと各出力データの値の変化点の位相差を測定し、当該位相差が所定の範囲か否か、または基準クロックより速いか遅いか等を判定して、良否を判定するため、試験パターンを開始から終了までの１巡だけ発生させるだけで試験を終了することができる。

この結果、従来より短時間に試験を終了することができる。また、複数の位相比較部６０の各出力値を試験開始から終了までの間メモリ等に記憶させることによりデータと基準クロックとの位相差のゆらぎ、或いはジッタ等を解析することができる。

図１７は、処理部１２０及び判定部１１０の構成の他の例を示す。処理部１２０はレベル比較器１０と、タイミング比較器１２４と、セレクタ１２６と、グリッチ検出部１４０と、メモリ１２８と、タイミング発生器１２２とを有する。図１７において、処理部１２０及び判定部１１０の構成として、半導体デバイス１０８が一つのピンから出力する出力データＤ０に対応する処理部１２０及び判定部１１０の構成を示したが、処理部１２０及び判定部１１０は、図１７に示した構成と同様の構成を、半導体デバイス１０８の複数のピンにそれぞれ対応して有してよい。

レベル比較器１０は、図２及び図９に関連して説明したレベル比較器１０と同一の機能及び構成を有する。レベル比較器１０は、半導体デバイス１０８の出力データＤ０を受け取り、出力データＤ０において、基準電圧ＶＯＨより高い電圧値をとる位相に対してＨ論理、基準電圧ＶＯＨより低い電圧値をとる位相に対してＬ論理を示す信号（以下ＳＨ信号とする）をタイミング比較器１２４ａ又はセレクタ１２６ａに供給する。また、レベル比較器１０は、出力データＤ０において、基準電圧ＶＯＬより高い電圧値を取る位相に対してＨ論理、基準電圧ＶＯＬより低い電圧値を取る位相に対してＬ論理を示す信号（以下ＳＬ信号とする）をタイミング比較器１２４ｂ又はセレクタ１２６ｂに供給する。

タイミング発生器１２２は、タイミング比較器１２４ａ及びタイミング比較器１２４ｂに、所定の時間間隔のタイミングを供給する。タイミング比較器１２４ａ及びタイミング比較器１２４ｂは、受け取ったタイミングにおける、ＳＨ信号又はＳＬ信号の論理値を、ディジタルデータ（以下ＦＨ信号及びＦＬ信号とする）としてセレクタ１２６ａ又はセレクタ１２６ｂに供給する。タイミング発生器１２２は、図９に関連して説明した第２マルチストローブ発生器３０と同一又は同様の機能及び構成を有してよい。また、タイミング比較器１２４ａ及びタイミング比較器１２４ｂは、図９に関連して説明した信号読取回路４０と同一又は同様の機能及び構成を有してよい。

セレクタ１２６ａは、受け取ったＳＨ信号を、グリッチ検出部１４０ａに供給するか、受け取ったＦＨ信号を判定部１１０に供給するかを選択する。また、セレクタ１２６ｂは、受け取ったＳＬ信号を、グリッチ検出部１４０ｂに供給するか、受け取ったＦＬ信号を判定部１１０に供給するかを選択する。

グリッチ検出部１４０ａ及びグリッチ検出部１４０ｂは、受け取ったＳＨ信号又はＳＬ信号に基づいて、出力データＤ０におけるグリッチの有無を検出する。例えば、グリッチ検出部１４０は、出力データの値の変化点に基づいて、出力データにおけるグリッチの有無を検出する。メモリ１２８ａ及びメモリ１２８ｂは、グリッチ検出部１４０の検出結果を格納する。

判定部１１０は、受け取ったＦＨ信号、ＦＬ信号、及びパターン発生部１０２が出力した期待値信号に基づいて、半導体デバイス１０８の良否を判定する。また、判定部１１０は、グリッチ検出部１４０が検出した出力データにおけるグリッチの有無に基づいて、半導体デバイス１０８の良否を判定してよい。以下、グリッチ検出部１４０の構成及び機能について詳細に説明する。

図１８は、グリッチ検出部１４０の構成の一例を示す。グリッチ検出部１４０は、第１マルチストローブ発生器１５４、メモリ１４８、出力データ変化点検出部１４２、及び検出器１４６を有する。

第１マルチストローブ発生器１５４は、出力データに対して、わずかずつ位相の異なる複数のストローブを有する第１マルチストローブを発生する。第１マルチストローブ発生器１５４は、縦続接続された複数の遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６と、縦続接続された複数の遅延素子Ｄ１、Ｄ２、Ｄ３、・・・、Ｄ１６と、複数のタイミング比較器Ｃ０、Ｃ１、Ｃ２、・・・Ｃ１５、Ｃ１６とを有する。第１マルチストローブ発生器１５４は、第１マルチストローブを発生するためのタイミングストローブと、出力データとを受け取る。本例において、遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６は、可変遅延素子である。

第１マルチストローブ発生器１５４は、縦続接続された遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６に、タイミングストローブを供給し、それぞれの遅延素子の入力及び出力から、わずかずつ位相の異なる複数のストローブを取り出す。当該複数のストローブにおけるストローブの位相差は、それぞれ対応する遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６における遅延量と略等しい。また、第１マルチストローブ発生器１５４は、タイミング発生器１２２から、タイミングストローブを受け取ってよい。

また、本例において、第１マルチストローブ発生器１５４は、出力データとしてＳＨ信号を受け取り、遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６の入力及び出力から取り出した、わずかずつ位相の異なる複数のストローブのそれぞれのストローブの位相における、ＳＨ信号の値を検出する。まず、第１マルチストローブ発生器１５４は、遅延素子ＶＤ１の入力におけるタイミングストローブと、ＳＨ信号を取り出し、タイミング比較器Ｃ０に供給する。タイミング比較器Ｃ０は、タイミングストローブのタイミングにおける、ＳＨ信号の値を検出する。

次に、第１マルチストローブ発生器１５４は、遅延素子ＶＤ１の出力における、遅延素子ＶＤ１における遅延量だけ遅延されたタイミングストローブと、ＳＨ信号を取り出し、タイミング比較器Ｃ１に供給する。タイミング比較器Ｃ１は、遅延素子ＶＤ１の出力におけるタイミングストローブのタイミングにおける、ＳＨ信号の値を検出する。以下同様に、タイミング比較器Ｃ２、Ｃ３、・・・、Ｃ１６は、それぞれ対応する遅延素子の出力におけるタイミングストローブのタイミングにおける、ＳＨ信号の値を検出する。

また、図１８に示すように、第１マルチストローブ発生器１５４は、縦続接続された複数の遅延素子Ｄ１、Ｄ２、Ｄ３、・・・、Ｄ１６に、ＳＨ信号を供給し、タイミング比較器Ｃ１、Ｃ２、・・・、Ｃ１６は、それぞれ対応する遅延素子Ｄ１、Ｄ２、Ｄ３、・・・、Ｄ１６の出力におけるＳＨ信号の値を検出してよい。この場合、複数の遅延素子Ｄ１、Ｄ２、Ｄ３、・・・、Ｄ１６における遅延量は、複数の遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６におけるオフセット遅延量と略等しい遅延量である。

遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６には、遅延素子における遅延量の他に、例えば経路における遅延が生じる場合がある（オフセット遅延量）。ＳＨ信号を、複数の遅延素子Ｄ１、Ｄ２、Ｄ３、・・・、Ｄ１６によって、対応する複数の遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６におけるオフセット遅延量だけ遅延させることにより、タイミング比較器Ｃ０、Ｃ１、Ｃ２、・・・、Ｃ１６は、精度のよくＳＨ信号の値を検出することができる。

また、複数の遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６は可変遅延素子であって、対応する複数の遅延素子Ｄ１、Ｄ２、Ｄ３、・・・、Ｄ１６における遅延に対して、複数の遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６における遅延が、それぞれ所望の値となるように調整できることが好ましい。例えば、対応する複数の遅延素子Ｄ１、Ｄ２、Ｄ３、・・・、Ｄ１６における遅延に対して、タイミングストローブをそれぞれ５０ｐｓずつ遅延させるように、複数の遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６における遅延量を調整する。本例における第１マルチストローブ発生器１５４によれば、非常に精度のよいタイミングで、半導体デバイス１０８の出力データの値をサンプリングすることができる。

複数のメモリ１４８は、それぞれタイミング比較器Ｃ０、Ｃ１、Ｃ２、・・・、Ｃ１６が検出したＳＨ信号の値を受け取る。複数のメモリ１４８は、例えばＦＩＦＯ（First-in First-out）方式のメモリである。複数のメモリ１４８は、それぞれ、複数の遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６から取り出された複数のストローブのタイミングで、タイミング比較器Ｃ０、Ｃ１、Ｃ２、・・・、Ｃ１６が検出したＳＨ信号の値を格納する。複数のメモリ１４８は、外部からデータ取り出し用の信号ＳＴＲＢが与えられ、信号ＳＴＲＢを受け取ったタイミングに基づいて、最初に格納したデータを，最初に出力するように、格納したデータを、出力データ変化点検出部１４２に供給する。

出力データ変化点検出部１４２は、一例として複数のディジタル回路１５２及びプライオリティエンコーダ１４４を有する。出力データ変化点検出部１４２は、第１マルチストローブのそれぞれのストローブにおける、出力データの値を検出し、第１マルチストローブのうちの第１のストローブの位相における出力データの値と、第１のストローブに隣接する第２のストローブの位相における出力データの値とが異なる場合に、第１のストローブの位相を、出力データの値の変化点として検出する。図１８において、複数のディジタル回路１５２はそれぞれ、第１マルチストローブの位相が隣接するストローブにおける出力データの値を、メモリ１４８から受け取り、第１マルチストローブの位相が隣接するストローブにおける出力データの値が異なる場合に、当該ストローブの位相において、出力データの値が変化したと判定する。

例えば、図１８における複数のメモリ１４８が順にＳＨ信号の値として、０００１００１１１１１１１１１１を格納した場合に、複数のディジタル回路１５２は、順に、００１１０１００００００００００を出力する。つまり、複数のディジタル回路１５２は、ＳＨ信号の値の変化点を１で示すディジタル信号を出力する。ディジタル回路１５２のそれぞれは、例えば排他論理和を出力するディジタル回路であってよい。

本例における出力データ変化点検出部１４２によれば、複数のディジタル回路１５２が出力したディジタル信号における、ＳＨ信号の値の変化点のビット番号と、複数の遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６におけるそれぞれの遅延量とに基づいて、出力データの値の変化点の位相を容易に算出することができる。

複数のディジタル回路１５２は、出力データの値の変化点を示すディジタル信号を、プライオリティエンコーダ１４４及び検出器１４６に供給する。プライオリティエンコーダ１４４は、受け取ったディジタル信号に基づいて、最も位相の早い出力データの変化点を検出する。本例において、プライオリティエンコーダ１４４は、１６ビットのディジタル信号を受け取り、最も位相の早い出力データの変化点のデータとして５ビットのディジタル信号を出力する。

検出器１４６は、受け取ったディジタル信号に１が複数個ある場合に、出力データにグリッチが有ると判定する。検出器１４６は、例えばグリッチを検出した場合に１を出力し、グリッチを検出しなかった場合に０を出力する。

メモリ１２８は、プライオリティエンコーダ１４４及び検出器１４６が出力したデータを対応づけて格納する。メモリ１２８が格納したデータに基づいて、半導体デバイス１０８が出力した出力データにおける、グリッチの有無、グリッチが有る場合の当該グリッチの位相を容易に算出することができる。また、グリッチが無い場合の、出力データの値の変化点を容易に算出することができる。

また、メモリ１２８は、出力データの値の変化点において、出力データの値が、Ｈ論理からＬ論理に変化したか、又はＬ論理からＨ論理に変化したかを示すための、ネガ・ポジ判定データを受け取ってよい。つまり、当該ネガ・ポジ判定データは、出力データの値の変化点において、出力データの立上がりを検出したか、立下がりを検出したかを示すためのデータである。当該ネガ・ポジ判定データは、図１８に示すように、第１マルチストローブにおいて、最も遅い位相のストローブのタイミングにおける出力データの値であってよい。

また、本例においては、第１マルチストローブのストローブ数を１６として、グリッチ検出部１４０の構成を説明したが、他の例においては、第１マルチストローブのストローブ数は他のストローブ数を取ってよいことは明らかである。この場合、グリッチ検出部１４０は、生成するべき第１マルチストローブのストローブ数に基づいた数の、遅延素子、メモリ１４８、ディジタル回路１５２を有する。

図１９は、プライオリティエンコーダ１４４の構成の一例を示す。本例におけるプライオリティエンコーダ１４４は、図１９に示すように、複数の論理積回路及び複数の論理和回路を有する。プライオリティエンコーダ１４４は、複数のディジタル回路１５２から、それぞれデータＤ００、Ｄ０１、Ｄ０２、・・・、Ｄ１６を受け取る。プライオリティエンコーダ１４４は、図１９に示すように受け取ったデータデータＤ００、Ｄ０１、Ｄ０２、・・・、Ｄ１６と、Ｈ論理を示す信号"Ｈ"とに基づいて、位相の最も早い出力データの値の変化点を検出する。

本例において、プライオリティエンコーダ１４４は、１６ビットのディジタル信号を受け取り、最も位相の早い変化点を検出したディジタル信号のビット番号を、５ビットのディジタル信号として出力する。また、本例においては、最も位相の早い変化点を検出したが、他の例においては、最も位相の遅い変化点を検出してよい。例えば、図１９において、Ｄ００の端子に、Ｄ１６のデータを入力し、Ｄ０１の端子にＤ１５のデータを入力し、・・・、Ｄ１６の端子にＤ００のデータを入力するように、データを反転して入力することにより、最も位相の遅い変化点を検出できる。

図２０は、図１９に示したプライオリティエンコーダ１４４が受け取るディジタル信号と、出力するディジタル信号の一例を示す。図２０に示すように、受け取ったディジタル信号に変化点が無い場合、プライオリティエンコーダ１４４は、０００００を出力する。また、Ｄ００に最も位相の早い変化点が有る場合には、００００１を出力する。以下同様に、プライオリティエンコーダ１４４は、最も位相の早い変化点がある入力データ番号に対応したディジタル信号を出力する。

図２１は、検出器１４６の構成の一例を示す。検出器１４６は、複数のディジタル回路１５２から受け取るディジタル信号に基づいて、出力データにおけるグリッチの有無を検出する。検出器１４６は、出力データの値の変化点が２点以上有る場合に、出力データにグリッチが有ると判定する。図２１に示すように、検出器１４６は、複数のディジタル回路１５２から受け取ったディジタル信号に、１が複数個ある場合に、１を出力し、１が０又は１個である場合に、０を出力するディジタル回路構成を有する。

図２２は、メモリ１２８が格納するデータの処理及びデータ構成の一例を示す。図２２（ａ）に示すように、まずセレクタ１６２が、グリッチ検出部１４０ａ及びグリッチ検出部１４０ｂから、それぞれＳＨ信号又はＳＬ信号に対して、プライオリティエンコーダ１４４が出力するディジタル信号、検出器１４６が出力するディジタル信号、及びポジ・ネガ判定データを受け取る。

セレクタ１６２は、外部から期待信号ＥＸＰを受け取り、期待信号ＥＸＰに基づいて、ＳＨ信号に対するディジタル信号又はＳＬ信号に対するディジタル信号のいずれかを選択し、出力する。メモリ１２８は、セレクタ１６２が出力した信号に、期待信号ＥＸＰを付加したディジタル信号を格納する。

メモリ１２８は、図２２（ｂ）に示すように、８ビットのディジタル信号（ＦＨ信号又はＦＬ信号）を格納する。８ビットのディジタル信号のデータ構成は、一例として図２２（ｂ）に示すように、Ｄ７が期待信号ＥＸＰを示し、Ｄ６がグリッチの有無を示し、Ｄ５がポジ・ネガ判定データを示し、Ｄ４からＤ０が出力データの値の変化点を示す。Ｄ０からＤ４のデータは、プライオリティエンコーダ１４４が出力したディジタル信号であり、出力データの値の変化点の位相を示す。本例において、複数の遅延素子ＶＤ１、ＶＤ２、ＶＤ３、・・・、ＶＤ１６における遅延量は、それぞれ５０ｐｓであるので、図２２（ｂ）に示す変化点コードの値から１を引いた値に、５０ｐｓを乗算した値が、出力データの値の変化点の位相を示す。

Ｄ５のデータは、ポジ・ネガ判定データであり、１のとき、変化点コードに示す位相で、出力データの立下がりを検出したことを示し、０のとき、変化点コードに示す位相で、出力データの立上がりを検出したことを示す。Ｄ６のデータは、検出器１４６が出力したデータであり、１のとき、出力データにグリッチが検出されたことを示し、０のとき、出力データにグリッチが検出されなかったことを示す。Ｄ７のデータは、期待信号ＥＸＰであって、１のときH論理期待で、ＦＨが格納されていることを示し、０のとき、L論理期待で、ＦＬが格納されていることを示す。つまり、１のとき、ＳＨ信号に基づく信号が格納されていることを示し、０のとき、ＳＬ信号に基づく信号が格納されていることを示す。

メモリ１２８が格納したデータに基づいて、出力データにおけるグリッチの有無、グリッチが有る場合のグリッチの位相、グリッチが無い場合の出力データの立上がり、又は立下がりの位相を容易に検出することができる。また、期待信号ＥＸＰと、ＦＨ信号又はＦＬ信号とを対応づけて、ＦＨ信号及びＦＬ信号のいずれかを格納することにより、格納するべきデータを半分にすることができる。 また、判定部１１０は、メモリ１２８が格納したデータに基づいて、半導体デバイス１０８の良否を判定してよい。

以上説明した半導体デバイス試験装置１００は、処理部１２０において、それぞれ図２から図８に関連して説明した第１の構成、図９から図１６に関連して説明した第２の構成、及び図１７から図２２に関連して説明した第３の構成のうちの一つの構成を有していたが、半導体デバイス試験装置１００は、第１の構成、第２の構成、及び第３の構成を任意に組み合わせた構成を有する処理部１２０を備えてよいことは明らかである。例えば、半導体デバイス試験装置１００は、グリッチ検出機能を有する第３の構成と、第１の構成又は第２の構成とを組み合わせた処理部１２０及び判定部１１０を備えてよい。このように、複数の構成を組み合わせることにより、より精度よく且つ多機能な試験を行うことができる。

図２３は、本発明に係る半導体デバイス試験方法の一例のフローチャートを示す。まず、第１マルチストローブ発生段階で、半導体デバイスの出力データに対して、わずかずつ位相の異なる複数のストローブを有する第１マルチストローブを発生する（Ｓ１０２）。Ｓ１０２では、例えば図９に関連して説明した第１マルチストローブ発生器３４、又は図１８に関連して説明した第１マルチストローブ発生器１５４を用いて、第１マルチストローブを発生してよい。

次に、出力データ変化点検出段階で、第１マルチストローブに基づいて、出力データの波形の立上がり又は立下がりのタイミングを検出する（Ｓ１０４）。Ｓ１０４では、例えば図９に関連して説明した出力データ変化点検出部１７６、又は図１８に関連して説明した出力データ変化点検出部１４２を用いて、出力データの波形の立上がり又は立下がりのタイミングを検出してよい。

次に、グリッチ検出段階で、出力データの値の変化点に基づいて、出力データにおけるグリッチの有無を検出する（Ｓ１０６）。Ｓ１０６では、図１８に関連して説明した検出器１４６を用いて、出力データにおけるグリッチの有無を検出してよい。

次に、第２マルチストローブ発生段階で、半導体デバイスの出力データに対して、わずかずつ位相の異なる複数のストローブを有する第２マルチストローブを発生する（Ｓ１０８）。Ｓ１０８では、例えば図９に関連して説明した第２マルチストローブ発生器１７４を用いて、第２マルチストローブを発生してよい。

次に、基準クロック変化点検出段階で、第２マルチストローブに基づいて、基準クロックの波形の立上がり又は立下がりのタイミングを検出する（Ｓ１１０）。Ｓ１１０では、例えば図９に関連して説明した基準クロック変化点検出部１７８を用いて、基準クロックの波形の立上がり又は立下がりのタイミングを検出してよい。

次に、判定段階で、出力データ変化点検出段階が検出した、出力データの波形の立上がり又は立下がりのタイミングと、基準クロック変化点検出段階が検出した、基準クロックの波形の立上がり又は立下がりのタイミングと、グリッチ検出段階が検出したグリッチの有無とに基づいて、半導体デバイスの良否を判定する（Ｓ１１２）。例えば、判定段階は、出力データにグリッチがある場合に、半導体デバイスを不良と判定し、出力データにグリッチが無い場合、図９に関連して説明した判定部１１０を用いて、半導体デバイスの良否を判定してよい。

以上説明した半導体デバイス試験方法によれば、極めて短時間に、出力データ及び基準クロックＤＱＳの波形の立上がり又は立下がりを検出することができ、効率的に試験を行うことができる。また、出力データにおけるグリッチの有無を容易に検出でき、精度のよい試験を行うことができる。

図２４は、本発明に係る半導体デバイス試験方法の他の例のフローチャートを示す。まず基準位相計測段階で、基準クロックの出力タイミングを計測する（Ｓ２０２）。Ｓ２０２では、例えば図２に関連して説明した基準位相計測部１７２を用いて、基準クロックの出力タイミングを計測してよい。

次に、基準位相記憶段階で、計測した出力タイミングを記憶する（Ｓ２０４）。Ｓ２０４では、例えば図２に関連して説明したメモリ３２を用いて、出力タイミングを計測してよい。

次に、第１マルチストローブ発生段階で、半導体デバイスの出力データに対して、わずかずつ位相の異なる複数のストローブを有する第１マルチストローブを発生する（Ｓ２０６）。Ｓ２０６では、例えば図２に関連して説明した第１マルチストローブ発生器３４、又は図１８に関連して説明した第１マルチストローブ発生器１５４を用いて、第１マルチストローブを発生してよい。

次に、出力データ変化点検出段階で、第１マルチストローブに基づいて、出力データの値の変化点を検出する（Ｓ２０８）。Ｓ２０８では、例えば図１８に関連して説明した出力データ変化点検出部１４２を用いて、出力データの値の変化点を検出してよい。

次に、位相差計測段階で、基準クロックＤＱＳの出力タイミングと、出力データの値の変化点との位相差を計測する（Ｓ２１０）。Ｓ２１０では、例えば図２に関連して説明した論理比較器１２を用いて、位相差を計測してよい。

次に、グリッチ検出段階で、出力データの値の変化点に基づいて、出力データにおけるグリッチの有無を検出する（Ｓ２１２）。Ｓ２１２では、例えば図１８に関連して説明した検出器１４６を用いて、グリッチの有無を検出してよい。

次に、判定段階で、Ｓ２１２で検出したグリッチの有無、及びＳ２１０で計測した位相差に基づいて、半導体デバイスの良否を判定する（Ｓ２１４）。Ｓ２１４では、例えば図２３に関連して説明した判定段階と同様の方法で、半導体デバイスの良否を判定してよい。

以上説明した半導体デバイス試験方法によれば、極めて短時間に、出力データ及び基準クロックＤＱＳの波形の立上がり又は立下がりを検出することができ、効率的に試験を行うことができる。また、出力データにおけるグリッチの有無を容易に検出でき、精度のよい試験を行うことができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明に係る試験装置１００の構成の一例を示す。 半導体デバイス試験装置１００の処理部１２０及び判定部１１０の詳細な構成の一例を示す。 第２マルチストローブ発生器３０が発生する第２マルチストローブの一例を示す。 第２マルチストローブ発生器３０が発生する第２マルチストローブの他の例を示す。 信号読取回路４０及び比較判定手段５０の構成の一例を示す。 変換手段３１の動作アルゴリズムを示す。 タイミング選択回路３３の構成の一例を示す。 第２マルチストローブ発生器３０の変形実施例を示す。 処理部１２０及び判定部１１０の構成の他の例を示す。 データストローブ番号変換手段３１Ｄ及び基準ストローブ番号変換手段３１Ｒの動作アルゴリズムを示す。 位相比較部６０の構成の一例を示す。 位相比較部６０における演算の一例を示す。 位相比較部６０における演算の他の例を示す。 良否判定手段７０とスペック設定器７１の構成の一例を示す。 処理部１２０及び判定部１１０の変形実施例を示す。 メモリ８０が格納する参照表の一例を示す。 処理部１２０及び判定部１１０の構成の他の例を示す。 グリッチ検出部１４０の構成の一例を示す。 プライオリティエンコーダ１４４の構成の一例を示す。 図１９に示したプライオリティエンコーダ１４４が受け取るディジタル信号と、出力するディジタル信号の一例を示す。 検出器１４６の構成の一例を示す。 メモリ１２８が格納するデータの処理及びデータ構成の一例を示す。 本発明に係る半導体デバイス試験方法の一例のフローチャートを示す。 本発明に係る半導体デバイス試験方法の他の例のフローチャートを示す。 従来の半導体デバイス試験装置の構成を示す。 メモリの読み出し時の様子を示す。 各半導体デバイス毎に基準クロックＤＱＳ１、ＤＱＳ２、ＤＱＳ３…の位相に差が発生する現象を示す。 従来用いられている基準クロックＤＱＳの立上りおよび立下りのタイミングを測定するための部分を示す。 ＤＱＳに対するストローブの位相の一例を示す。

符号の説明

１０・・・レベル比較器、１１・・・信号読取回路、１２・・・論理比較器、１３・・・主制御器、１４・・・パターン発生部、１５・・・タイミング発生器、１６・・・波形フォーマッタ、１７・・・ドライバ、１８・・・不良解析メモリ、１９・・・論理振幅基準電圧源、２１・・・比較基準電圧源、２２・・・デバイス電源、３０・・・第２マルチストローブ発生器、３１・・・変換手段、３１Ｄ・・・データストローブ番号変化手段、３１Ｒ・・・基準ストローブ番号変換手段、３２・・・メモリ、３３・・・タイミング選択回路、３３Ａ・・・タイミングメモリ、３３Ｂ・・・セレクタ、３４・・・第１マルチストローブ発生器、４０・・・信号読取回路、５０・・・比較判定手段、６０・・・位相比較部、７０・・・良否判定手段、７１・・・スペック設定器、８０・・・メモリ、１００・・・半導体デバイス試験装置、１０２・・・パターン発生部、１０４・・・波形整形部、１０８・・・半導体デバイス、１１０・・・判定部、１２０・・・処理部、１２２・・・タイミング発生器、１２４・・・タイミング比較器、１２６・・・セレクタ、１２８・・・メモリ、１４０・・・グリッチ検出部、１４２・・・出力データ変化点検出部、１４４・・・プライオリティエンコーダ、１４６・・・検出器、１４８・・・メモリ、１５２・・・ディジタル回路、１５４・・・第１マルチストローブ発生器、１６２・・・セレクタ、１７２・・・基準位相計測部、１７６・・・出力データ変化点検出部、１７８・・・基準クロック変化点検出部、１８２ａ・・・回路、１８２ｂ・・・回路、ＣＰ・・・電圧比較器、ＴＣ・・・回路、ＰＦ・・・判定器、ＤＹ・・・遅延素子、Ｕ・・・減算器、Ｅ・・・エンコーダ

Claims (29)

1. 半導体デバイスの出力データに基づいて、前記半導体デバイスを試験する半導体デバイス試験装置であって、
   わずかずつ位相の異なる複数のストローブを有するマルチストローブを発生するマルチストローブ発生器と、
   前記マルチストローブに基づいて、前記出力データの波形の立上がり又は立下がりのタイミングを検出する出力データ変化点検出部と、
   前記マルチストローブに基づいて、前記出力データの受け渡しのタイミングを定める信号であって、前記半導体デバイスが前記出力データに付随して出力する基準クロックの立上がり又は立下がりのタイミングを検出する基準クロック変化点検出部と、
   前記出力データ変化点検出部が検出した、前記出力データの波形の立上がり又は立下がりのタイミングと、前記基準クロック変化点検出部が検出した、前記基準クロックの波形の立上がり又は立下がりのタイミングとに基づいて、前記半導体デバイスの良否を判定する判定部と
   を備えることを特徴とする半導体デバイス試験装置。
2. 前記判定部は、前記出力データ変化点検出部が検出した、前記出力データの波形の立上がり又は立下がりのタイミングと、前記基準クロック変化点検出部が検出した、前記基準クロックの波形の立上がり又は立下がりのタイミングとの位相差が、予め定められた範囲内で有るか否かに基づいて、前記半導体デバイスの良否を判定することを特徴とする請求項１に記載の半導体デバイス試験装置。
3. 前記マルチストローブ発生器は、前記出力データの値の変化点を検出するための第１マルチストローブと、前記基準クロックの値の変化点を検出するための第２マルチストローブとを生成することを特徴とする請求項１に記載の半導体デバイス試験装置。
4. 前記出力データ、及び前記基準クロックを、Ｈ論理又はＬ論理で表されるディジタルデータに変換するレベル比較器を更に備え、
   前記出力データ変化点検出部は、前記第１マルチストローブのそれぞれのストローブの位相における前記ディジタルデータに変換された前記出力データの値を検出し、前記第１マルチストローブのうちの第１のストローブの位相における前記出力データの値と、前記第１のストローブに隣接する第２のストローブの位相における前記出力データの値とが異なる場合に、前記第１のストローブの位相を、前記出力データの値の変化点として検出し、
   前記基準クロック変化点検出部は、前記第２マルチストローブのそれぞれのストローブの位相における前記ディジタルデータに変換された前記基準クロックの値を検出し、前記第２マルチストローブのうちの第３のストローブの位相における前記基準クロックの値と、前記第３のストローブに隣接する第４のストローブの位相における前記基準クロックの値とが異なる場合に、前記第３のストローブの位相を、前記基準クロックの値の変化点として検出し、
   前記判定部は、前記出力データの値の変化点と、前記基準クロックの値の変化点とに基づいて、前記半導体デバイスの良否を判定することを特徴とする請求項３に記載の半導体デバイス試験装置。
5. 前記判定部は、前記出力データ変化点検出部が、前記第１マルチストローブのいずれのストローブのタイミングにおいて、前記出力データの値の変化点を検出したかを示す、前記第１マルチストローブのストローブ番号と、前記基準クロック変化点検出部が、前記第２マルチストローブのいずれのストローブのタイミングにおいて、前記基準クロックの値の変化点を検出したかを示す、前記第２マルチストローブのストローブ番号との番号差が、予め定められた範囲で有るか否かに基づいて、前記半導体デバイスの良否を判定することを特徴とする請求項４に記載の半導体デバイス試験装置。
6. 前記判定部は、前記出力データの値の変化点を検出した、前記第１マルチストローブのストローブ番号と、前記基準クロックの値の変化点を検出した、前記第２マルチストローブのストローブ番号とのそれぞれの組み合わせに対する、前記半導体デバイスの良否を定める参照表を格納するメモリを有し、前記参照表に基づいて、前記半導体デバイスの良否を判定することを特徴とする請求項４に記載の半導体デバイス試験装置。
7. 前記出力データ変化点検出部は、前記出力データの値の変化点において、前記ディジタルデータの値が、Ｈ論理からＬ論理に変化したか、又はＬ論理からＨ論理に変化したかを検出する手段を有することを特徴とする請求項４から６のいずれかに記載の半導体デバイス試験装置。
8. 前記出力データ変化点検出部は、複数の前記出力データの値の変化点を検出した場合に、位相の最も早い前記変化点、又は位相の最も遅い前記変化点を、前記出力データの値の変化点とすることを特徴とする請求項４から６のいずれかに記載の半導体デバイス試験装置。
9. 前記出力データ変化点検出部が検出した、前記出力データの波形の立上がり又は立下がりのタイミングに基づいて、前記出力データにおけるグリッチの有無を検出するグリッチ検出部を更に備えることを特徴とする請求項１に記載の半導体デバイス試験装置。
10. 前記判定部は、前記グリッチ検出部が検出した前記グリッチの有無に更に基づいて、前記半導体デバイスの良否を判定することを特徴とする請求項９に記載の半導体デバイス試験装置。
11. 前記グリッチ検出部は、前記出力データの値の変化点に基づいて、前記出力データにおけるグリッチの有無を検出することを特徴とする請求項９に記載の半導体デバイス試験装置。
12. 前記グリッチ検出部は、前記出力データの値の変化点が２以上有る場合に、前記出力データにグリッチが有ると判定することを特徴とする請求項１１に記載の半導体デバイス試験装置。
13. 前記マルチストローブ発生器は、遅延時間の異なる複数の遅延素子を有し、前記複数の前記遅延素子のそれぞれにストローブを供給し、複数の前記遅延素子がそれぞれ異なる時間遅延させて出力する複数のストローブを、前記マルチストローブとして出力することを特徴とする請求項１に記載の半導体デバイス試験装置。
14. 前記マルチストローブ発生器は、縦続接続された複数の遅延素子を有し、縦続接続された複数の前記遅延素子にストローブを供給し、複数の前記遅延素子がそれぞれ遅延させて出力するストローブに基づいて、前記マルチストローブを発生することを特徴とする請求項１に記載の半導体デバイス試験装置。
15. 半導体デバイスの出力データに基づいて、前記半導体デバイスを試験する半導体デバイス試験装置であって、
    前記出力データに対して、わずかずつ位相の異なる複数のストローブを有する第１マルチストローブを発生する第１マルチストローブ発生器と、
    前記出力データの受け渡しのタイミングを定める信号であって、前記半導体デバイスが前記出力データに付随して出力する基準クロックの波形の立上がり又は立下がりのタイミングである出力タイミングを計測する基準位相計測部と、
    前記出力タイミングを記憶する基準位相記憶部と、
    前記第１マルチストローブに基づいて、前記出力データの値の変化点を検出する変化点検出部と、
    前記出力タイミングと、前記出力データの値の変化点との位相差を計測する位相差計測部と、
    前記位相差に基づいて、前記半導体デバイスの良否を判定する判定部と
    を備えることを特徴とする半導体デバイス試験装置。
16. 前記第１マルチストローブ発生器は、縦続接続された複数の遅延素子を有し、縦続接続された複数の前記遅延素子にストローブを供給し、複数の前記遅延素子がそれぞれ遅延させて出力するストローブに基づいて、前記第１マルチストローブを発生することを特徴とする請求項１５に記載の半導体デバイス試験装置。
17. 前記変化点検出部は、前記出力データを、Ｈ論理又はＬ論理で表されるディジタルデータに変換する手段を有し、
    前記変化点検出部は、前記第１マルチストローブのそれぞれのストローブの位相における前記ディジタルデータの値を検出し、前記第１マルチストローブのうちの第１のストローブの位相におけるディジタルデータの値と、前記第１のストローブに隣接する第２のストローブの位相におけるディジタルデータの値とが異なる場合に、前記第１のストローブの位相を、前記出力データの値の変化点として検出することを特徴とする請求項１５に記載の半導体デバイス試験装置。
18. 前記変化点検出部は、前記変化点において、前記ディジタルデータの値が、Ｈ論理からＬ論理に変化したか、又はＬ論理からＨ論理に変化したかを検出する手段を有することを特徴とする請求項１７に記載の半導体デバイス試験装置。
19. 前記変化点検出部は、複数の前記出力データの値の変化点を検出した場合に、位相の最も早い前記変化点、又は位相の最も遅い前記変化点を、前記出力データの値の変化点とすることを特徴とする請求項１８に記載の半導体デバイス試験装置。
20. 前記基準位相計測部は、
    前記基準クロックに対して、わずかずつ位相の異なる複数のストローブを有する第２マルチストローブを発生する手段と、
    前記第２マルチストローブに基づいて、前記基準クロックの値の変化点を検出する手段と、
    前記基準クロックの値の変化点を検出した前記第２マルチストローブのストローブ番号に基づいて、前記基準クロックの前記出力タイミングを算出する手段と
    を有することを特徴とする請求項１５に記載の半導体デバイス試験装置。
21. 前記基準位相記憶部は、前記基準クロックの値の変化点を検出した前記第２マルチストローブのストローブ番号を格納することを特徴とする請求項２０に記載の半導体デバイス試験装置。
22. 前記第１マルチストローブ発生器は、前記基準位相記憶部が格納した前記第２マルチストローブのストローブ番号に基づいて、前記第１マルチストローブの位相を定めることを特徴とする請求項２１に記載の半導体デバイス試験装置。
23. 前記出力データの値の変化点に基づいて、前記出力データにおけるグリッチの有無を検出するグリッチ検出部を更に備えることを特徴とする請求項１５に記載の半導体デバイス試験装置。
24. 前記判定部は、前記グリッチの有無に更に基づいて、前記半導体デバイスの良否を判定することを特徴とする請求項２３に記載の半導体デバイス試験装置。
25. 前記グリッチ検出部は、前記変化点検出部が検出した前記出力データの値の変化点が、２点以上有る場合に、前記出力データにグリッチが有ると判定することを特徴とする請求項２３に記載の半導体デバイス試験装置。
26. 半導体デバイスの出力データに基づいて、前記半導体デバイスを試験する半導体デバイス試験方法であって、
    前記出力データに対して、わずかずつ位相の異なる複数のストローブを有する第１マルチストローブを発生する第１マルチストローブ発生段階と、
    前記第１マルチストローブに基づいて、前記出力データの波形の立上がり又は立下がりのタイミングを検出する出力データ変化点検出段階と、
    前記出力データの受け渡しのタイミングを定める信号であって、前記半導体デバイスが前記出力データに付随して出力する基準クロックに対して、わずかずつ位相の異なる複数のストローブを有する第２マルチストローブを発生する第２マルチストローブ発生段階と、
    前記第２マルチストローブに基づいて、前記基準クロックの波形の立上がり又は立下がりのタイミングを検出する基準クロック変化点検出段階と、
    前記出力データ変化点検出段階が検出した、前記出力データの波形の立上がり又は立下がりのタイミングと、前記基準クロック変化点検出段階が検出した、前記基準クロックの波形の立上がり又は立下がりのタイミングとに基づいて、前記半導体デバイスの良否を判定する判定段階と
    を備えることを特徴とする半導体デバイス試験方法。
27. 前記出力データの値の変化点に基づいて、前記出力データにおけるグリッチの有無を検出するグリッチ検出段階を更に備え、
    前記判定段階は、前記グリッチ検出段階が検出したグリッチの有無に更に基づいて前記半導体デバイスの良否を判定することを特徴とする請求項２６に記載の半導体デバイス試験方法。
28. 半導体デバイスの出力データに基づいて、前記半導体デバイスを試験する半導体デバイス試験方法であって、
    前記出力データの受け渡しのタイミングを定める信号であって、前記半導体デバイスが前記出力データに付随して出力する基準クロックの、出力タイミングを計測する基準位相計測段階と、
    前記出力タイミングを記憶する基準位相記憶段階と、
    前記出力データに対して、わずかずつ位相の異なる複数のストローブを有する第１マルチストローブを発生する第１マルチストローブ発生段階と、
    前記第１マルチストローブに基づいて、前記出力データの値の変化点を検出する出力データ変化点検出段階と、
    前記出力タイミングと、前記出力データの値の変化点との位相差を計測する位相差計測段階と、
    前記位相差に基づいて、前記半導体デバイスの良否を判定する判定段階と
    を備えることを特徴とする半導体デバイス試験方法。
29. 前記出力データの値の変化点に基づいて、前記出力データにおけるグリッチの有無を検出するグリッチ検出段階を更に備えることを特徴とする請求項２８に記載の半導体デバイス試験方法。

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