以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本発明に係る半導体デバイス試験装置100の構成の一例を示す。半導体デバイス試験装置100は、半導体デバイス(DUT)108を試験するための試験パターンを生成するパターン発生部102と、試験パターンを整形し、半導体デバイス108に供給する波形整形部104と、半導体デバイス108が当該試験パターンに基づいて出力する出力データを処理する処理部120と、処理部120が処理した出力データと、パターン発生部102が試験パターンに基づいて生成した期待値信号とに基づいて、半導体デバイス108の良否を判定する判定部110とを備える。
パターン発生部102は、例えば利用者が生成した試験プログラムに基づいた試験パターンを生成し、波形整形部104に供給する。また、パターン発生部102は、生成した試験パターンに基づいて、半導体デバイス108が当該試験パターンを受け取った場合に出力するべき期待値信号を生成する。波形整形部104は、受け取った試験パターンを整形し、半導体デバイス108に供給する。例えば、波形整形部104は、利用者が生成した試験プログラムに基づいて、試験パターンを遅延させ、所望のタイミングで半導体デバイス108に試験パターンを供給する。
処理部120は、半導体デバイス108が、入力された試験パターンに基づいて出力する出力データ、及び出力データの受け渡しのタイミングを定める信号であって、半導体デバイス108が出力データに付随して出力する基準クロック(DQS)を受け取り、受け取った信号に所定の処理を施し、判定部110に供給する。判定部110は、処理部120から受け取った信号と、パターン発生部102から受け取った期待値信号とに基づいて、半導体デバイス108の良否を判定する。例えば、判定部110は、処理部120から受け取った信号と、パターン発生部102から受け取った期待値信号とが一致した場合に、半導体デバイス108を良品と判定する。以下、処理部120及び判定部110の構成及び動作について詳細に説明する。
図2は、半導体デバイス試験装置100の処理部120及び判定部110の詳細な構成の一例を示す。処理部120は一例として、基準クロックDQSを出力するピンに対してレベル比較器10と、基準位相計測部172と、基準位相記憶部とを有する。当該基準位相計測部172は、第2マルチストローブ発生器30と、複数の信号読取回路40と、比較判定手段50と、比較判定手段50の判定結果をマルチストローブのストローブ番号に変換する変換手段31とを有する。基準位相計測部172は、出力データの受け渡しのタイミングを定める信号であって、半導体デバイス108が、出力データに付随して出力する基準クロックDQSの、出力タイミングを計測する。
本例において、第2マルチストローブ発生器30は、遅延時間がわずかずつ異なる値に設定された複数の遅延素子DY1、DY2、DY3、DY4、DY5…、DYN(ただしNは整数)を有する。第2マルチストローブ発生器30は、複数の遅延素子のそれぞれにタイミングストローブを供給し、複数の遅延素子がそれぞれ遅延させて出力するタイミングストローブに基づいて、第2マルチストローブを発生する。当該タイミングストローブは、例えばパルス信号であってよい。第2マルチストローブ発生器30は、基準クロックDQSに対して、わずかずつ位相の異なる複数のストローブを有する第2マルチストローブを発生する。各遅延素子DY1、DY2、DY3、DY4、DY5…、DYNの遅延時間に例えば100PS(ピコ秒)ずつの時間差を持たせることにより、100PSの時間差を持つ第2マルチストローブを発生させることができる。また、第2マルチストローブ発生器30は、後述する第1マルチストローブ発生器154(図18参照)と同様に、縦続接続された複数の遅延素子を有してよい。
信号読取回路40及び比較判定手段50は、第2マルチストローブ発生器30が発生した第2マルチストローブに基づいて、基準クロックDQSの値の変化点を検出する。変換手段31は、基準クロックDQSの値の変化点を検出した第2マルチストローブの、いずれのストローブが基準クロックDQSの値の変化点を検出したかを示すストローブ番号を、メモリ32に供給する。例えば、第2マルチストローブを構成する複数のストローブに対して、位相の早いストローブから昇順に番号が与えられ、変換手段31は、基準クロックDQSの値の変化点を検出したストローブの番号をメモリ32に供給する。基準位相計測部172は、基準クロックDQSの値の変化点を検出した第2マルチストローブのストローブ番号に基づいて、基準クロックDQSの出力タイミングを算出してよい。
基準位相記憶部は、図2におけるメモリ32であってよく、基準位相計測部172が計測した基準クロックDQSの出力タイミングを記憶する。本例において、メモリ32は、基準クロックDQSの出力タイミングとして、変換手段31が変換したストローブ番号を記憶する。つまり、基準位相記憶部であるメモリ32は、基準クロックDQSの値の変化点を検出した第2マルチストローブのストローブ番号を格納する。
また、処理部120は、タイミング選択回路33、及び第1マルチストローブ発生器34を更に有する。タイミング選択回路33は、テスト時にメモリ32から読み出したストローブ番号から、第1マルチストローブ発生器34が発生する第1マルチストローブSTBの発生タイミングを選択して出力する。第1マルチストローブ発生器34は、タイミング選択回路33で選択したタイミングで第1マルチストローブSTBを発生する。本例において、第1マルチストローブ発生器34は、第2マルチストローブ発生器30と同一又は同様の機能及び構成を有する。
また、判定部110は一例として、信号読取回路11と、論理比較器12と、不良解析メモリ18とを有する。信号読取回路11及び論理比較器12は、図28に関連して説明した信号読取回路11及び論理比較器12と同一又は同様の機能及び構成を有する。
信号読取回路11は、第1マルチストローブSTBのそれぞれのストローブのタイミングにおける、半導体デバイス108の出力信号の値を検出する。論理比較器12は、信号読取回路11が検出した出力信号の値と、期待値とを比較する。不良解析メモリ18は、論理比較器12が、出力信号と期待値とを比較した結果を格納する。図1に関連して説明したパターン発生部102は、試験パターンに基づく当該期待値を論理比較器12に供給してよい。
図3は、第2マルチストローブ発生器30が発生する第2マルチストローブの一例を示す。テストサイクルTDの所定の位相位置から例えば100PSずつ、位相差が与えられた第2マルチストローブP1、P2、P3、P4…、Pn(ただしnは整数)が信号読取回路40の各回路TC1、TC2、TC3、TC4、TC5…、TCn(ただしnは整数)のタイミング入力端子に与えられる。本例において、第2マルチストローブの相数を6、すなわちn=6として説明する。また、本例では、基準クロックDQSの立上がりのタイミングを測定する例について説明する。
信号読取回路40の各回路TC1〜TC6は、それぞれの入力端子において、レベル比較器10からレベル比較結果を受け取る。本例において、信号読取回路40の各回路TC1〜TC6は、それぞれの入力端子において、レベル比較器10の、H論理側のレベル比較を行う電圧比較器CP1の出力を受けとる。電圧比較器CP1は、基準クロックDQSの電圧レベルが、比較電圧VOHより高い場合、H論理を出力し、基準クロックDQSの電圧レベルが、比較電圧VOHより低い場合にL論理を出力する。
図3Aは、半導体デバイス108が出力する基準クロックDQSの波形の一例を示す。図3Aにおいて、横軸は時間軸であり、縦軸は電圧レベルを示す。図3Bは、第2マルチストローブ発生器30が発生する、第2マルチストローブの各ストローブのタイミングの一例を示す。図3Bにおいて、横軸は図3Aにおける時間軸と同一の時間軸である。信号読取回路40の各回路TC1〜TC6は、第2マルチストローブの、それぞれ対応するストローブのタイミングにおける電圧比較器CP1の出力を検出し、比較判定手段50に検出結果を供給する。
比較判定手段50は、信号読取回路40の各回路TC1〜TC6にそれぞれ対応した判定器PF1〜PF6を有する。判定器PF1〜PF6は、それぞれ期待値(本例においてはH論理)と、信号読取回路40の回路TC1〜TC6のうち対応する回路の検出結果とを比較する。判定器PF1〜PF6は、対応する回路TC1〜TC6の出力と、期待値とが一致する場合、当該一致を表すH論理を出力する。
本例において、判定器PF1〜PF6は、それぞれの判定結果と、前段の判定器(対応する第2マルチストローブのストローブ番号が一つ若い番号の判定器)の判定結果とを比較し、自己の判定結果と前段の判定結果とが不一致である場合に、基準クロックDQSの値の変化点を検出したことを示すH論理を出力する。つまり、判定器PF1〜PF6は、対応する第2マルチストローブのタイミングにおいて、基準クロックDQSの値の変化点を検出した場合に、H論理を出力する。
図3A及び図3Bに示す、基準クロックDQS及び第2マルチストローブのタイミングの例では、比較判定手段50は、図3Cに示す信号を変換手段31に供給する。つまり、本例において、比較判定手段50は、図3BのP4で示すストローブのタイミングで基準クロックDQSの値の変化点、すなわち波形の立上がりを検出し、P4で示すストローブに対応する判定器PF4がH論理を変換手段31に供給する。
図4は、第2マルチストローブ発生器30が発生する第2マルチストローブの他の例を示す。本例では、基準クロックDQSの立上がりのタイミングを測定する例について説明する。図4Aは、図3Aと同様に、半導体デバイス108が出力する基準クロックDQSの波形の一例を示す。図4Bは、図3Bと同様に、第2マルチストローブ発生器30が発生する、第2マルチストローブの各ストローブのタイミングの一例を示す。
基準クロックDQSの波形の立下り側のタイミングを測定する構成は図2では省略しているが、その構成は図2における、基準クロックDQSの波形の立上がり側のタイミングを測定する構成と同様の構成を有する。つまり、処理部120は、基準クロックDQSの立上がりを検出するための基準位相計測部172と、基準クロックDQSの立下がりを検出するための基準位相計測部172とを有してよい。
また、処理部120は、基準クロックDQSの立上がり及び立下がりを検出する基準位相計測部172を有してもよい。この場合、信号読取回路40の各回路及び比較判定手段50の判定器は、後述する構成(図5参照)を有することが好ましい。
基準クロックDQSの立下がりを検出するための基準位相計測部172の、信号読取回路40の各回路TC1〜TC6は、第2マルチストローブの、それぞれ対応するストローブのタイミングにおける電圧比較器CP2の出力を検出し、比較判定手段50に検出結果を供給する。
比較判定手段50は、信号読取回路40の各回路TC1〜TC6にそれぞれ対応した判定器PF1〜PF6を有する。判定器PF1〜PF6は、それぞれ期待値(本例においてはL論理)と、信号読取回路40の回路TC1〜TC6のうち対応する回路の検出結果とを比較する。判定器PF1〜PF6は、対応する回路TC1〜TC6の出力と、期待値とが一致する場合、当該一致を表すH論理を出力する。
本例において、判定器PF1〜PF6は、それぞれの判定結果と、前段の判定器(対応する第2マルチストローブのストローブ番号が一つ若い番号の判定器)の判定結果とを比較し、自己の判定結果と前段の判定結果とが不一致である場合に、基準クロックDQSの値の変化点を検出したことを示すH論理を出力する。つまり、判定器PF1〜PF6は、対応する第2マルチストローブのタイミングにおいて、基準クロックDQSの値の変化点を検出した場合に、H論理を出力する。
図4A及び図4Bに示す、基準クロックDQS及び第2マルチストローブのタイミングの例では、比較判定手段50は、図4Cに示す信号を変換手段31に供給する。つまり、本例において、比較判定手段50は、図4BのP4で示すストローブのタイミングで基準クロックDQSの値の変化点、すなわち波形の立下がりを検出し、P4で示すストローブに対応する判定器PF4がH論理を変換手段31に供給する。
図5は、信号読取回路40及び比較判定手段50の構成の一例を示す。本例では、信号読取回路40の回路TC4及び比較判定手段50の判定器PF4の構成の一例を示す。信号読取回路の各回路TC1〜TCnは、本例において説明するTC4と同様の構成を有してよい。また、比較判定手段50の各判定器PF1〜PFnは、本例において説明するPF4と同様の構成を有してよい。
回路TC4は、回路182a及び回路182bを有する。回路182aは、レベル比較器10の電圧比較器CP1が出力する信号を受け取る。また、回路182bは、レベル比較器10の電圧比較器CP2が出力する信号を受け取る。
また、回路182aは、例えば図3Bに示したような、第2マルチストローブのストローブP4を受け取り、ストローブP4のタイミングにおける電圧比較器CP1の出力を検出し、判定器PF4に検出結果を供給する。また、回路182bは、例えば図4Bに示したような、第2マルチストローブのストローブP4'を受け取り、ストローブP4'のタイミングにおける電圧比較器CP2の出力を検出し、判定器PF4に検出結果を供給する。
判定器PF4は、図5に示すように、ゲートG1〜G4を有する。ゲートG1は、期待値EXPと、回路182aの出力とを比較する。ゲートG1は、回路182aの出力と、期待値EXPとの論理積を出力する論理積回路であってよい。本例において、基準クロックDQSの立上がりを検出する場合、期待値EXPとしてH論理が与えられ、基準クロックDQSの立下がりを検出する場合、期待値EXPとしてL論理が与えられる。
つまり、期待値EXPにH論理が設定されることにより、ゲートG1が有効となり、ゲートG1は回路182aの出力がL論理からH論理に反転するか否かを監視する。ゲートG2は、回路182bの出力と、期待値EXPとを比較する。ゲートG1は、回路182bの出力と、期待値EXPの反転信号との論理積を出力する論理積回路であってよい。
また、ゲートG3は、ゲートG1、G2の出力の論理和を出力する。ゲートG4は、ゲートG3の出力と、前段の判定器のゲートG3の出力との不一致を検出する。本例において、PF4のゲートG4は、PF4のゲートG3の出力と、PF3のゲートG3の出力との不一致を検出する。
基準クロックDQSの立上りのタイミングは、電圧比較器CP1と、回路182aと、ゲートG1と、ゲートG3と、ゲートG4とを通過する系路で検出することができる。同様に、基準クロックの立下がりのタイミングは、電圧比較器CP2と、回路182bと、ゲートG2と、ゲートG3と、ゲートG4とを通過する経路で検出することができる。以下、基準クロックDQSの立上がりを検出する場合の、判定器PF4の動作について説明する。
回路182aがH論理を出力すると、ゲートG1はH論理を出力する。ゲートG1が出力したH論理は、ゲートG3を介してゲートG4に供給される。ゲートG4は例えば排他的論理和回路であって、その一方の入力端子には前段の判定器PF3のゲートG3の出力が供給される。前段の判定器PF3のゲートG3の出力がH論理でなく、判定器PF4のゲートG4の出力がH論理である場合に、ゲートG4はH論理を出力する。ゲートG4の出力は、図2に示す変換手段31に供給される。
また、ゲートG3の出力は、次段の判定器PF5のゲートG4に供給される。次段の回路TC5における回路182aはH論理を判定器PF5に供給し、判定器PF4のゲートG3はH論理を判定器PF5に供給する。このため、判定器PF5のゲートG4は不一致を検出せず、判定器PF5のゲートG4は一致を表すL論理を出力する。
以上説明したように、基準クロックDQSのレベルがレベル比較のために設けた比較電圧VOHを越えた時点から、最初にストローブを受け取った判定器のみがH論理を出力することになる。尚、本例において初段の判定器PF1の不一致検出ゲートG4には前段のゲートG3の出力としてL論理を与える。
これにより、信号読取回路TC1がH論理を出力した場合、判定器PF1のゲートG4はH論理の不一致を検出し、当該不一致を表すH論理を出力する。つまり、テストサイクルTDの初期において基準クロックDQSが立上ったことを検出する。以上、比較判定手段50が、基準クロックの立上がりのタイミングを検出する場合の動作について説明したが、比較判定手段50が基準クロックの立下がりを検出する場合も、同様の動作により基準クロックの立下がりを検出することができる。
変換手段31は各判定器PF1、PF2、PF3、PF4、PF5…、PFnの比較判定結果を取り込んで、可及的に小さいビット数のデータに変換する。例えば、変換手段31は、判定器PF1、PF2、PF3、PF4、PF5…、PFnの出力の出力をnビットの信号として受け取り、受け取った信号に基づいて、出力がH論理である判定器の番号を示すディジタル信号を生成する。
つまり、変換手段31は、対応する判定器PF1〜PFnの出力がH論理である、第2マルチストローブのストローブ番号を示すディジタル信号を生成する。変換手段31が生成するディジタル信号は、基準クロックDQSの値の変化点を検出したストローブ番号を示す。
図6は、変換手段31の動作アルゴリズムを示す。第2マルチストローブは、半導体デバイス108のスペックに対して、測定精度を十分満足することのできるストローブ間隔のストローブを有することが望ましい。また、信号読取回路40及び比較判定手段50は、第2マルチストローブの各ストローブにそれぞれ対応する回路TC1、TC2、…、TCn及び判定器PF1、PF2、…、PFnを有することが望ましい。本例においては、比較判定手段50が、8個の判定器PF1〜PF8を有する場合について説明する。
まず、8個の判定器PF1〜PF8の何れか一つがH論理(図では1で示す)を出力する。変換手段31は、判定器PF1〜PF8の出力信号を、8ビットの信号として受け取る。例えば、図6に示すように、基準クロックの値の変化点を、判定器PF7が検出した場合、変換手段31は、01000000、で表されるディジタル信号を受け取る。
変換手段31は、受け取ったディジタル信号において、1を示すビットのビット位置を1〜8の数値に変換し、更にその数値から「1」を減算する。例えば、変換手段31は、01000000、で表されるディジタル信号を受け取った場合、1を示すビット位置として数値7を検出し、検出した数値7から、1を減算した値である数値6を算出する。
次に、変換手段31は、算出した数値を、例えば4ビットの数値データD0〜D7に変換する。例えば、変換手段31は、数値6を算出した場合、数値6を4ビットの数値データD6(0110)に変換する。4ビットの数値データF0〜F7はマルチストローブP1〜P8の位相順序を表わすストローブ番号として取り扱うことができる。
変換手段31は、当該ストローブ番号を示す数値データD0〜D7を、メモリ32に格納する。このように、例えば8ビットの比較判定結果を4ビットのストローブ番号データに変換することにより、メモリ32の記憶容量を小さくできる利点が得られる。
図7は、タイミング選択回路33の構成の一例を示す。本例において、タイミング選択回路33は、第1マルチストローブSTBの発生タイミングを格納したタイミングメモリ33Aと、タイミングメモリ33Aに格納した発生タイミングの何れかをメモリ32が格納した判定結果に基づいて選択するセレクタ33Bとを有する。タイミングメモリ33Aは、例えば200PS、300PS、400PS、500PS…の16種類の時間値を格納する。
当該時間値は各テストサイクルTDの初期位相位置からの時間値に対応し、測定した基準クロックDQSの立上りまたは立下りのタイミングを示す。タイミングメモリ33Aが格納した時間値で示すタイミングが、半導体デバイス108の出力データの変化点を検出するための第1マルチストローブSTBの基準位相位置となる。セレクタ33Bは、当該時間値の何れかを、メモリ32が格納した判定結果に基づいて選択し、選択した当該時間値を第1マルチストローブ発生器34に供給する。
第1マルチストローブ発生器34は、タイミング選択回路33から受け取った時間値に、半導体デバイス108の出力データの値の変化点までの時間(予定値)を加算または減算し、演算結果に基づくタイミングで第1マルチストローブSTBを発生し、この第1マルチストローブSTBを信号読取回路11に供給する。
信号読取回路11は、受け取った第1マルチストローブSTBのそれぞれのストローブのタイミングで、半導体デバイス108が出力する出力データの値を検出する。半導体デバイス試験装置100は、信号読取回路11が検出した当該出力データの値に基づいて、半導体デバイス108の良否を判定する。
第1マルチストローブ発生器34は、第2マルチストローブ発生器30と同様の構成を有してよく、基準位相記憶部であるメモリ32が格納した、第2マルチストローブのストローブ番号に基づいて、複数のストローブを有する第1マルチストローブを発生してよい。前述したように、第1マルチストローブ発生器34は、タイミング選択回路33から入力された時間値と、半導体デバイス108の出力データの値の変化点までの予定時間とに基づいて、第1マルチストローブの位相を定めてよい。
第1マルチストローブ発生器34は、半導体デバイス108の出力データに対して、わずかずつ位相の異なる複数のストローブを有する第1マルチストローブを発生し、半導体デバイス試験装置100は、第1マルチストローブのそれぞれのストローブの位相における、半導体デバイス108の出力データの値を検出し、出力データの立上がり、又は立下がりを検出する。
半導体デバイス108において、基準クロックDQSの立上り又は立下りのタイミングから、半導体デバイス108出力する出力データの値の変化点までの時間の設計値は、予め定められている。従って、基準クロックDQSの立上り及び立下りのタイミングを予め測定し、当該タイミングを既知の値にしておくことにより、出力データの値の変化点の位相の概略値を容易に推測することができる。
本例における半導体デバイス試験装置100は、基準クロックDQSの立上り及び立下りのタイミングをまず検出し、検出した当該タイミングに基づいて、出力データの値の変化点を検出するための第1マルチストローブSTBの発生タイミング及び発生範囲を定めることにより、効率よく出力タイミングの値の変化点を検出することができる。
図8は、第2マルチストローブ発生器30の変形実施例を示す。本例において、第2マルチストローブ発生器30は、縦続接続された互いに等しい遅延時間を持つ遅延素子DY1、DY2、DY3・・・、DYnを有する。第2マルチストローブ発生器30は、継続接続された各遅延素子DY1、DY2、DY3・・・、DYnの各出力信号に基づいて、わずかずつ位相の異なる複数のストローブを有する第2マルチストローブを発生する。
本例における半導体デバイス試験装置100によれば、図3及び図4に示した第2マルチストローブP1、P2、P3、P4、P5・・・、Pn及びP1'、P2'、P3'、P4'、P5'・・・、Pn'を用いることにより、1テストサイクルTDの時間内で基準クロックDQSの立上がり又は立下がりのタイミングを測定するため、従来と比較して極めて短時間に基準クロックDQSの立上がり又は立下がりのタイミングを測定することができる。
図9は、処理部120及び判定部110の構成の他の例を示す。処理部120は、レベル比較器10と、出力データ変化点検出部176と、データストローブ番号変換手段31Dと、位相比較部60と、基準クロック変化点検出部178と、基準ストローブ番号変換手段31Rとを有する。また、判定部110は、スペック設定器71及び良否判定手段70を有する。図9において、図2と対応する部分には同一符号を付して示す。
出力データ変化点検出部176及び基準クロック変化点検出部178は、信号読取回路40及び比較判定手段50を有する。出力データ変化点検出部176は、第1マルチストローブに基づいて、出力データの波形の立上がり又は立下がりのタイミングを検出する。また、基準クロック変化点検出部178は、基準クロックDQSの波形の立上がり又は立下がりのタイミングを検出する。
本例において、レベル比較器10は、半導体デバイス108が出力する出力データD0、D1、…、Dn、及び基準クロックDQSと、基準電圧VOH又はVOLとをレベル比較する。レベル比較器10は、レベル比較結果を信号読取回路40に供給する。レベル比較器10は、図2に関連して説明したレベル比較器10と同一又は同様の機能及び構成を有してよい。
信号読取回路40は、基準クロックDQS及び半導体デバイス108の出力データD0、D1、…、Dnの値を、第1マルチストローブ発生器34又は第2マルチストローブ発生器30が発生した第1マルチストローブ又は第2マルチストローブのタイミングに基づいて検出する。信号読取回路40は、図2に関連して説明した信号読取回路40と同一又は同様の機能及び構成を有してよい。
また、本例において、処理部120は、第1マルチストローブを発生する第1マルチストローブ発生器34と、第2マルチストローブを発生する第2マルチストローブ発生器30とを有していたが、他の例においては、処理部120は、第1マルチストローブ及び第2マルチストローブを発生するマルチストローブ発生器を有してよい。
比較判定手段50は、信号読取回路40が検出した出力信号及び基準クロックDQSの値に基づいて、出力信号及び基準クロックの値の変化点を検出する。比較判定手段50は、図2に関連して説明した比較判定手段50と同一又は同様の機能及び構成を有してよい。
図9において、処理部120は、半導体デバイスの出力データD0、D1、・・・Dnの値を、第1マルチストローブ発生器34が発生する第1マルチストローブに基づいて測定する。また、処理部120は、基準クロックDQSの値を、第2マルチストローブ発生器30が発生する第2マルチストローブに基づいて測定する。
第1マルチストローブ発生器34及び第2マルチストローブ発生器30は、同一又は同様の機能及び構成を有してよい。例えば、第1マルチストローブ発生器34及び第2マルチストローブ発生器30のそれぞれは、縦続接続された複数の遅延素子を有し、縦続接続された複数の遅延素子にストローブを供給し、複数の遅延素子がそれぞれ遅延させて出力するストローブに基づいて、第1マルチストローブ又は第2マルチストローブを発生する。
比較判定手段50は、信号読取回路40から出力データ及び基準クロックDQSの値を受け取り、受け取った信号に基づいて、マルチストローブの中のいずれの相のストローブにおけるタイミングで、データD0、D1、…、Dn及び基準クロックDQSの値が変化したかを判定する。
比較判定手段50は、第1マルチストローブのそれぞれのストローブの位相においてディジタルデータに変換された、半導体デバイス108の出力データの値を検出し、第1マルチストローブのうちの第1のストローブの位相における出力データの値と、第1のストローブに隣接する第2のストローブの位相における出力データの値とが異なる場合に、第1のストローブの位相を出力データの値の変化点として検出する。例えば、比較判定手段50は、図2に関連して説明した比較判定手段50と同様の方法で、出力データの値の変化点を検出する。
また、比較判定手段50は、第2マルチストローブのそれぞれのストローブの位相におけるディジタルデータに変換された、基準クロックDQSの値を検出し、第2マルチストローブのうちの第3のストローブの位相における出力データの値と、第3のストローブに隣接する第4のストローブの位相における出力データの値とが異なる場合に、第3のストローブの位相を出力データの値の変化点として検出する。例えば、比較判定手段50は、図2に関連して説明した比較判定手段50と同様の方法で、基準クロックDQSの値の変化点を検出する。
判定部110は、出力データの値の変化点の位相と、基準クロックDQSの値の変化点の位相とに基づいて、電子デバイス108の良否を判定する。また、比較判定手段50において、図5において説明した場合と同様に、信号の変化点を検出したストローブに対応する判定器のみが優先的に「1」を出力する。
データストローブ番号変化手段31Dは、どの位相におけるストローブが出力データD0、D1、…、Dnの値の変化点を検出したかを、比較判定手段50が判定した判定結果を受け取る。本例において、データストローブ番号変換手段31Dは、図2に関連して説明した変換手段31と同様に、比較判定手段50の判定器PF1〜PFnのそれぞれから、ディジタル信号を受け取り、受け取ったディジタル信号に基づいて、変化点を検出したストローブ番号DN0を示すディジタル信号を生成する。
基準ストローブ番号変換手段31Rは、どの位相におけるストローブが基準クロックDQSの値の変化点を検出したかを、比較判定手段50が判定した判定結果を受け取る。本例において、基準ストローブ番号変換手段31Rは、図2に関連して説明した変換手段31と同様に、比較判定手段50の判定器PF1〜PFnのそれぞれから、ディジタル信号を受け取り、受け取ったディジタル信号に基づいて、変化点を検出したストローブ番号RN0を示すディジタル信号を生成する。
図10は、データストローブ番号変換手段31D及び基準ストローブ番号変換手段31Rの動作アルゴリズムを示す。本例において、データストローブ番号変換手段31D及び基準ストローブ番号変換手段31Rは、図6に関連して説明した変換手段31と同一又は同様のアルゴリズムに基づいて動作してよい。データストローブ番号変換手段31D及び基準ストローブ番号変換手段31Rは、比較判定手段50がH論理(図10においてはH論理を1で示す)を出力したビット位置を、数値データF1〜F8に変換する。
つまり、データストローブ番号変換手段31D及び基準ストローブ番号変換手段31Rは、数値データF1〜F8を、出力データの値の変化点を検出したデータストローブ番号DN0と、基準クロックDQSの値の変化点を検出した基準ストローブ番号RN0として出力する。位相比較部60(図9参照)は、データストローブ番号DN0と、基準ストローブ番号RN0とに基づいて、出力データの値の変化点の位相と、基準クロックの値の変化点の位相との位相差を検出する。
図11は、位相比較部60の構成の一例を示す。本例において、位相比較部60は、ディジタル減算器を有する。図11に示すように、位相比較部60は、ディジタル減算器のプラス入力端子側にデータストローブ番号DN0を入力し、マイナス入力端子側に基準ストローブ番号RN0を入力する。ディジタル減算器は、データストローブ番号DN0から、基準ストローブ番号RN0を減算した値を、良否判定手段70に供給する。
図12は、位相比較部60における演算の一例を示す。図12に示すように、比較判定手段50が、出力データの値の変化点の検出結果として、00100000、で表されるディジタル信号を出力した場合、データストローブ番号変換手段31Dは、データストローブ番号DN0として6の数値を示すディジタル信号、0110、を出力する。
また、比較判定手段50が、基準クロックDQSの値の変化点の検出結果として、00000100、で表されるディジタル信号を出力した場合、基準ストローブ番号変換手段31Rは、基準ストローブ番号RN0として3の数値を示すディジタル信号、0011、を出力する。位相比較部60は、データストローブ番号DN0から、基準ストローブ番号RN0を減算した結果である、3の数値を示すディジタル信号を、良否判定手段70に供給する。
図13は、位相比較部60における演算の他の例を示す。図13に示すように、比較判定手段50が、出力データの値の変化点の検出結果として、00000100、で表されるディジタル信号を出力した場合、データストローブ番号変換手段31Dは、データストローブ番号DN0として3の数値を示すディジタル信号、0011、を出力する。
また、比較判定手段50が、基準クロックDQSの値の変化点の検出結果として、01000000、で表されるディジタル信号を出力した場合、基準ストローブ番号変換手段31Rは、基準ストローブ番号RN0として7の数値を示すディジタル信号、0111、を出力する。位相比較部60は、データストローブ番号DN0から、基準ストローブ番号RN0を減算した結果である、−4の数値を示すディジタル信号を、良否判定手段70に供給する。比較判定手段50は、演算結果を例えば2進数化したディジタル信号として、良否判定手段70に供給してよい。
図14は、良否判定手段70とスペック設定器71の構成の一例を示す。良否判定手段70は、出力データ変化点検出部176が検出した、出力データの波形の立上がり又は立下がりのタイミングと、基準クロック変化点検出部178が検出した、基準クロックDQSの波形の立上がり又は立下がりのタイミングとに基づいて、半導体デバイス108の良否を判定してよい。
例えば、良否判定手段70は、出力データ変化点検出部176が検出した、出力データの波形の立上がり又は立下がりのタイミングと、基準クロック変化点検出部178が検出した、基準クロックDQSの波形の立上がり又は立下がりのタイミングとの位相差が、予め定められた範囲内で有るか否かに基づいて、半導体デバイス108の良否を判定してよい。
本例において、スペック設定器71は、レジスタG1及びレジスタG2を有する。レジスタG1及びG2は、半導体デバイス108の、基準クロックDQSの値の変化点と、出力信号の値の変化点との位相差に関するスペックに基づいた値を格納してよい。例えば、利用者が被試験半導体デバイスに対応した仕様の設定値を設定する。本例では、レジスタG1が5の値を示すデータを格納し、レジスタG2が0の値を示すデータを格納する場合について説明する。
良否判定手段70は、一例として減算器U1、減算器U2、エンコーダE1、エンコーダE2、及びゲートORを有する。減算器U1は、位相比較部60が出力する比較結果と、スペック設定器71のレジスタG1が格納した設定値を受け取る。減算器U1は、レジスタG1が格納した設定値から、位相比較部60における比較結果を減算する。例えば、レジスタG1が5の値を示すデータを格納し、位相比較部60が3の値を示すデータを出力した場合、減算器U1は、2の値を示すデータをエンコーダE1に供給する。
減算器U2は、位相比較部60が出力する比較結果と、スペック設定器71のレジスタG2が格納した設定値を受け取る。減算器U2は、位相比較部60における比較結果から、レジスタG1が格納した設定値を減算する。例えば、レジスタG2が0の値を示すデータを格納し、位相比較部60が3の値を示すデータを出力した場合、減算器U2は、3の値を示すデータをエンコーダE2に供給する。
エンコーダE1及びE2は、それぞれ対応する減算器U1又はU2の出力が0又は正の値を示す場合、L論理(図14では0で示す)を出力し、対応する減算器U1又はU2の出力が負の値を示す場合、H論理(図14では1で示す)を出力する。ゲートORは、エンコーダE1が出力するデータと、エンコーダE2が出力するデータとの論理和を、半導体デバイス108の良否判定結果として出力する。判定部110は、ゲートORの出力が0の場合、半導体デバイス108をパス(良)と判定し、ゲートORの出力が1の場合、フェイル(不良)と判定する。
例えば、位相比較部60が3を示すデータを出力し、レジスタG1が5を示すデータを格納し、レジスタG2が0を示すデータを格納する場合、エンコーダE1及びE2は、共にL論理を出力する。ゲートORは、L論理を出力し、判定部110は、半導体デバイス108をパス(良)と判定する。つまり、本例において、判定部110は、出力データの値の変化点を検出した、第1マルチストローブのストローブ番号と、基準クロックの値の変化点を検出した、第2マルチストローブのストローブ番号との番号差が、予め定められた範囲で有るか否かに基づいて、半導体デバイスの良否を判定する。
本例において、レジスタG1は、出力データの値の変化点と、基準クロックの値の変化点との位相差の上限値を格納し、レジスタG2は、出力データの値の変化点と、基準クロックの値の変化点との位相差の下限値を格納する。判定部110は、位相比較部60が検出した、出力データの値の変化点と、基準クロックの値の変化点との位相差が、当該上限値と当該下限値との間の値である場合に、半導体デバイス108をパス(良)と判定する。
図15は、処理部120及び判定部110の変形実施例を示す。図15において、図9と同一の符号を付したものは、図9に関連して説明したものと同一又は同様の機能及び構成を有してよい。処理部120は、図9に関連して説明した処理部120と同一又は同様の構成を有する。
また、判定部110は、データストローブ番号変換手段31Dの出力と、基準ストローブ番号変換手段31Rの出力との組み合わせに基づいて、半導体デバイス108の良否を判定するための参照表を格納するメモリ80を有する。判定部110は、データストローブ番号変換手段31Dの出力と、基準ストローブ番号変換手段31Rの出力とに基づいて参照表を参照し、参照結果を半導体デバイス108の良否の判定結果として出力する。
つまり、判定部110は、出力データの値の変化点を検出した、第1マルチストローブのストローブ番号と、基準クロックの値の変化点を検出した第2マルチストローブのストローブ番号とのそれぞれの組み合わせに対する、半導体デバイス108の良否を定める参照表を格納する手段を有し、参照表に基づいて、半導体デバイス108の良否を判定する。
一例としてメモリ80は、行列形式の参照表を格納する。例えば、メモリ80は、行番号を示すデータとしてデータストローブ番号DN0を受け取り、列番号を示すデータとして基準ストローブ番号RN0を受け取る。メモリ80は、受け取ったデータストローブ番号DN0及び基準ストローブ番号RN0が示す行列番号に基づいて参照表を参照し、当該行列番号に対応するアドレスに格納した良否判定データを検出する。
図16は、メモリ80が格納する参照表の一例を示す。図16Aは、データストローブ番号DN0と、基準ストローブ番号DN0との差を示す。例えば、データストローブ番号DN0と、基準ストローブ番号DN0との番号差が、−2〜+2までの範囲である半導体デバイス108をパス(良)と判定する場合、メモリ80は、図16Bに示す参照表のように、図16Aの表において、−2〜+2の範囲内にあるセルに対応するアドレスにパスを表す信号(P)を格納し、−2〜+2の範囲に無いセルに対応するアドレスにフェイルを表す信号(F)を格納する。
本例における半導体デバイス試験装置100によれば、参照表を格納するメモリ80を有し、基準ストローブ番号RNO及びデータストローブ番号DNOの組み合わせに基づいて参照表を参照することにより、容易に良否の判定を行うことができる。また、本例における半導体デバイス試験装置100によれば、リアルタイムで基準クロックと各出力データの値の変化点の位相差を測定し、当該位相差が所定の範囲か否か、または基準クロックより速いか遅いか等を判定して、良否を判定するため、試験パターンを開始から終了までの1巡だけ発生させるだけで試験を終了することができる。
この結果、従来より短時間に試験を終了することができる。また、複数の位相比較部60の各出力値を試験開始から終了までの間メモリ等に記憶させることによりデータと基準クロックとの位相差のゆらぎ、或いはジッタ等を解析することができる。
図17は、処理部120及び判定部110の構成の他の例を示す。処理部120はレベル比較器10と、タイミング比較器124と、セレクタ126と、グリッチ検出部140と、メモリ128と、タイミング発生器122とを有する。図17において、処理部120及び判定部110の構成として、半導体デバイス108が一つのピンから出力する出力データD0に対応する処理部120及び判定部110の構成を示したが、処理部120及び判定部110は、図17に示した構成と同様の構成を、半導体デバイス108の複数のピンにそれぞれ対応して有してよい。
レベル比較器10は、図2及び図9に関連して説明したレベル比較器10と同一の機能及び構成を有する。レベル比較器10は、半導体デバイス108の出力データD0を受け取り、出力データD0において、基準電圧VOHより高い電圧値をとる位相に対してH論理、基準電圧VOHより低い電圧値をとる位相に対してL論理を示す信号(以下SH信号とする)をタイミング比較器124a又はセレクタ126aに供給する。また、レベル比較器10は、出力データD0において、基準電圧VOLより高い電圧値を取る位相に対してH論理、基準電圧VOLより低い電圧値を取る位相に対してL論理を示す信号(以下SL信号とする)をタイミング比較器124b又はセレクタ126bに供給する。
タイミング発生器122は、タイミング比較器124a及びタイミング比較器124bに、所定の時間間隔のタイミングを供給する。タイミング比較器124a及びタイミング比較器124bは、受け取ったタイミングにおける、SH信号又はSL信号の論理値を、ディジタルデータ(以下FH信号及びFL信号とする)としてセレクタ126a又はセレクタ126bに供給する。タイミング発生器122は、図9に関連して説明した第2マルチストローブ発生器30と同一又は同様の機能及び構成を有してよい。また、タイミング比較器124a及びタイミング比較器124bは、図9に関連して説明した信号読取回路40と同一又は同様の機能及び構成を有してよい。
セレクタ126aは、受け取ったSH信号を、グリッチ検出部140aに供給するか、受け取ったFH信号を判定部110に供給するかを選択する。また、セレクタ126bは、受け取ったSL信号を、グリッチ検出部140bに供給するか、受け取ったFL信号を判定部110に供給するかを選択する。
グリッチ検出部140a及びグリッチ検出部140bは、受け取ったSH信号又はSL信号に基づいて、出力データD0におけるグリッチの有無を検出する。例えば、グリッチ検出部140は、出力データの値の変化点に基づいて、出力データにおけるグリッチの有無を検出する。メモリ128a及びメモリ128bは、グリッチ検出部140の検出結果を格納する。
判定部110は、受け取ったFH信号、FL信号、及びパターン発生部102が出力した期待値信号に基づいて、半導体デバイス108の良否を判定する。また、判定部110は、グリッチ検出部140が検出した出力データにおけるグリッチの有無に基づいて、半導体デバイス108の良否を判定してよい。以下、グリッチ検出部140の構成及び機能について詳細に説明する。
図18は、グリッチ検出部140の構成の一例を示す。グリッチ検出部140は、第1マルチストローブ発生器154、メモリ148、出力データ変化点検出部142、及び検出器146を有する。
第1マルチストローブ発生器154は、出力データに対して、わずかずつ位相の異なる複数のストローブを有する第1マルチストローブを発生する。第1マルチストローブ発生器154は、縦続接続された複数の遅延素子VD1、VD2、VD3、・・・、VD16と、縦続接続された複数の遅延素子D1、D2、D3、・・・、D16と、複数のタイミング比較器C0、C1、C2、・・・C15、C16とを有する。第1マルチストローブ発生器154は、第1マルチストローブを発生するためのタイミングストローブと、出力データとを受け取る。本例において、遅延素子VD1、VD2、VD3、・・・、VD16は、可変遅延素子である。
第1マルチストローブ発生器154は、縦続接続された遅延素子VD1、VD2、VD3、・・・、VD16に、タイミングストローブを供給し、それぞれの遅延素子の入力及び出力から、わずかずつ位相の異なる複数のストローブを取り出す。当該複数のストローブにおけるストローブの位相差は、それぞれ対応する遅延素子VD1、VD2、VD3、・・・、VD16における遅延量と略等しい。また、第1マルチストローブ発生器154は、タイミング発生器122から、タイミングストローブを受け取ってよい。
また、本例において、第1マルチストローブ発生器154は、出力データとしてSH信号を受け取り、遅延素子VD1、VD2、VD3、・・・、VD16の入力及び出力から取り出した、わずかずつ位相の異なる複数のストローブのそれぞれのストローブの位相における、SH信号の値を検出する。まず、第1マルチストローブ発生器154は、遅延素子VD1の入力におけるタイミングストローブと、SH信号を取り出し、タイミング比較器C0に供給する。タイミング比較器C0は、タイミングストローブのタイミングにおける、SH信号の値を検出する。
次に、第1マルチストローブ発生器154は、遅延素子VD1の出力における、遅延素子VD1における遅延量だけ遅延されたタイミングストローブと、SH信号を取り出し、タイミング比較器C1に供給する。タイミング比較器C1は、遅延素子VD1の出力におけるタイミングストローブのタイミングにおける、SH信号の値を検出する。以下同様に、タイミング比較器C2、C3、・・・、C16は、それぞれ対応する遅延素子の出力におけるタイミングストローブのタイミングにおける、SH信号の値を検出する。
また、図18に示すように、第1マルチストローブ発生器154は、縦続接続された複数の遅延素子D1、D2、D3、・・・、D16に、SH信号を供給し、タイミング比較器C1、C2、・・・、C16は、それぞれ対応する遅延素子D1、D2、D3、・・・、D16の出力におけるSH信号の値を検出してよい。この場合、複数の遅延素子D1、D2、D3、・・・、D16における遅延量は、複数の遅延素子VD1、VD2、VD3、・・・、VD16におけるオフセット遅延量と略等しい遅延量である。
遅延素子VD1、VD2、VD3、・・・、VD16には、遅延素子における遅延量の他に、例えば経路における遅延が生じる場合がある(オフセット遅延量)。SH信号を、複数の遅延素子D1、D2、D3、・・・、D16によって、対応する複数の遅延素子VD1、VD2、VD3、・・・、VD16におけるオフセット遅延量だけ遅延させることにより、タイミング比較器C0、C1、C2、・・・、C16は、精度のよくSH信号の値を検出することができる。
また、複数の遅延素子VD1、VD2、VD3、・・・、VD16は可変遅延素子であって、対応する複数の遅延素子D1、D2、D3、・・・、D16における遅延に対して、複数の遅延素子VD1、VD2、VD3、・・・、VD16における遅延が、それぞれ所望の値となるように調整できることが好ましい。例えば、対応する複数の遅延素子D1、D2、D3、・・・、D16における遅延に対して、タイミングストローブをそれぞれ50psずつ遅延させるように、複数の遅延素子VD1、VD2、VD3、・・・、VD16における遅延量を調整する。本例における第1マルチストローブ発生器154によれば、非常に精度のよいタイミングで、半導体デバイス108の出力データの値をサンプリングすることができる。
複数のメモリ148は、それぞれタイミング比較器C0、C1、C2、・・・、C16が検出したSH信号の値を受け取る。複数のメモリ148は、例えばFIFO(First-in First-out)方式のメモリである。複数のメモリ148は、それぞれ、複数の遅延素子VD1、VD2、VD3、・・・、VD16から取り出された複数のストローブのタイミングで、タイミング比較器C0、C1、C2、・・・、C16が検出したSH信号の値を格納する。複数のメモリ148は、外部からデータ取り出し用の信号STRBが与えられ、信号STRBを受け取ったタイミングに基づいて、最初に格納したデータを,最初に出力するように、格納したデータを、出力データ変化点検出部142に供給する。
出力データ変化点検出部142は、一例として複数のディジタル回路152及びプライオリティエンコーダ144を有する。出力データ変化点検出部142は、第1マルチストローブのそれぞれのストローブにおける、出力データの値を検出し、第1マルチストローブのうちの第1のストローブの位相における出力データの値と、第1のストローブに隣接する第2のストローブの位相における出力データの値とが異なる場合に、第1のストローブの位相を、出力データの値の変化点として検出する。図18において、複数のディジタル回路152はそれぞれ、第1マルチストローブの位相が隣接するストローブにおける出力データの値を、メモリ148から受け取り、第1マルチストローブの位相が隣接するストローブにおける出力データの値が異なる場合に、当該ストローブの位相において、出力データの値が変化したと判定する。
例えば、図18における複数のメモリ148が順にSH信号の値として、0001001111111111を格納した場合に、複数のディジタル回路152は、順に、0011010000000000を出力する。つまり、複数のディジタル回路152は、SH信号の値の変化点を1で示すディジタル信号を出力する。ディジタル回路152のそれぞれは、例えば排他論理和を出力するディジタル回路であってよい。
本例における出力データ変化点検出部142によれば、複数のディジタル回路152が出力したディジタル信号における、SH信号の値の変化点のビット番号と、複数の遅延素子VD1、VD2、VD3、・・・、VD16におけるそれぞれの遅延量とに基づいて、出力データの値の変化点の位相を容易に算出することができる。
複数のディジタル回路152は、出力データの値の変化点を示すディジタル信号を、プライオリティエンコーダ144及び検出器146に供給する。プライオリティエンコーダ144は、受け取ったディジタル信号に基づいて、最も位相の早い出力データの変化点を検出する。本例において、プライオリティエンコーダ144は、16ビットのディジタル信号を受け取り、最も位相の早い出力データの変化点のデータとして5ビットのディジタル信号を出力する。
検出器146は、受け取ったディジタル信号に1が複数個ある場合に、出力データにグリッチが有ると判定する。検出器146は、例えばグリッチを検出した場合に1を出力し、グリッチを検出しなかった場合に0を出力する。
メモリ128は、プライオリティエンコーダ144及び検出器146が出力したデータを対応づけて格納する。メモリ128が格納したデータに基づいて、半導体デバイス108が出力した出力データにおける、グリッチの有無、グリッチが有る場合の当該グリッチの位相を容易に算出することができる。また、グリッチが無い場合の、出力データの値の変化点を容易に算出することができる。
また、メモリ128は、出力データの値の変化点において、出力データの値が、H論理からL論理に変化したか、又はL論理からH論理に変化したかを示すための、ネガ・ポジ判定データを受け取ってよい。つまり、当該ネガ・ポジ判定データは、出力データの値の変化点において、出力データの立上がりを検出したか、立下がりを検出したかを示すためのデータである。当該ネガ・ポジ判定データは、図18に示すように、第1マルチストローブにおいて、最も遅い位相のストローブのタイミングにおける出力データの値であってよい。
また、本例においては、第1マルチストローブのストローブ数を16として、グリッチ検出部140の構成を説明したが、他の例においては、第1マルチストローブのストローブ数は他のストローブ数を取ってよいことは明らかである。この場合、グリッチ検出部140は、生成するべき第1マルチストローブのストローブ数に基づいた数の、遅延素子、メモリ148、ディジタル回路152を有する。
図19は、プライオリティエンコーダ144の構成の一例を示す。本例におけるプライオリティエンコーダ144は、図19に示すように、複数の論理積回路及び複数の論理和回路を有する。プライオリティエンコーダ144は、複数のディジタル回路152から、それぞれデータD00、D01、D02、・・・、D16を受け取る。プライオリティエンコーダ144は、図19に示すように受け取ったデータデータD00、D01、D02、・・・、D16と、H論理を示す信号"H"とに基づいて、位相の最も早い出力データの値の変化点を検出する。
本例において、プライオリティエンコーダ144は、16ビットのディジタル信号を受け取り、最も位相の早い変化点を検出したディジタル信号のビット番号を、5ビットのディジタル信号として出力する。また、本例においては、最も位相の早い変化点を検出したが、他の例においては、最も位相の遅い変化点を検出してよい。例えば、図19において、D00の端子に、D16のデータを入力し、D01の端子にD15のデータを入力し、・・・、D16の端子にD00のデータを入力するように、データを反転して入力することにより、最も位相の遅い変化点を検出できる。
図20は、図19に示したプライオリティエンコーダ144が受け取るディジタル信号と、出力するディジタル信号の一例を示す。図20に示すように、受け取ったディジタル信号に変化点が無い場合、プライオリティエンコーダ144は、00000を出力する。また、D00に最も位相の早い変化点が有る場合には、00001を出力する。以下同様に、プライオリティエンコーダ144は、最も位相の早い変化点がある入力データ番号に対応したディジタル信号を出力する。
図21は、検出器146の構成の一例を示す。検出器146は、複数のディジタル回路152から受け取るディジタル信号に基づいて、出力データにおけるグリッチの有無を検出する。検出器146は、出力データの値の変化点が2点以上有る場合に、出力データにグリッチが有ると判定する。図21に示すように、検出器146は、複数のディジタル回路152から受け取ったディジタル信号に、1が複数個ある場合に、1を出力し、1が0又は1個である場合に、0を出力するディジタル回路構成を有する。
図22は、メモリ128が格納するデータの処理及びデータ構成の一例を示す。図22(a)に示すように、まずセレクタ162が、グリッチ検出部140a及びグリッチ検出部140bから、それぞれSH信号又はSL信号に対して、プライオリティエンコーダ144が出力するディジタル信号、検出器146が出力するディジタル信号、及びポジ・ネガ判定データを受け取る。
セレクタ162は、外部から期待信号EXPを受け取り、期待信号EXPに基づいて、SH信号に対するディジタル信号又はSL信号に対するディジタル信号のいずれかを選択し、出力する。メモリ128は、セレクタ162が出力した信号に、期待信号EXPを付加したディジタル信号を格納する。
メモリ128は、図22(b)に示すように、8ビットのディジタル信号(FH信号又はFL信号)を格納する。8ビットのディジタル信号のデータ構成は、一例として図22(b)に示すように、D7が期待信号EXPを示し、D6がグリッチの有無を示し、D5がポジ・ネガ判定データを示し、D4からD0が出力データの値の変化点を示す。D0からD4のデータは、プライオリティエンコーダ144が出力したディジタル信号であり、出力データの値の変化点の位相を示す。本例において、複数の遅延素子VD1、VD2、VD3、・・・、VD16における遅延量は、それぞれ50psであるので、図22(b)に示す変化点コードの値から1を引いた値に、50psを乗算した値が、出力データの値の変化点の位相を示す。
D5のデータは、ポジ・ネガ判定データであり、1のとき、変化点コードに示す位相で、出力データの立下がりを検出したことを示し、0のとき、変化点コードに示す位相で、出力データの立上がりを検出したことを示す。D6のデータは、検出器146が出力したデータであり、1のとき、出力データにグリッチが検出されたことを示し、0のとき、出力データにグリッチが検出されなかったことを示す。D7のデータは、期待信号EXPであって、1のときH論理期待で、FHが格納されていることを示し、0のとき、L論理期待で、FLが格納されていることを示す。つまり、1のとき、SH信号に基づく信号が格納されていることを示し、0のとき、SL信号に基づく信号が格納されていることを示す。
メモリ128が格納したデータに基づいて、出力データにおけるグリッチの有無、グリッチが有る場合のグリッチの位相、グリッチが無い場合の出力データの立上がり、又は立下がりの位相を容易に検出することができる。また、期待信号EXPと、FH信号又はFL信号とを対応づけて、FH信号及びFL信号のいずれかを格納することにより、格納するべきデータを半分にすることができる。 また、判定部110は、メモリ128が格納したデータに基づいて、半導体デバイス108の良否を判定してよい。
以上説明した半導体デバイス試験装置100は、処理部120において、それぞれ図2から図8に関連して説明した第1の構成、図9から図16に関連して説明した第2の構成、及び図17から図22に関連して説明した第3の構成のうちの一つの構成を有していたが、半導体デバイス試験装置100は、第1の構成、第2の構成、及び第3の構成を任意に組み合わせた構成を有する処理部120を備えてよいことは明らかである。例えば、半導体デバイス試験装置100は、グリッチ検出機能を有する第3の構成と、第1の構成又は第2の構成とを組み合わせた処理部120及び判定部110を備えてよい。このように、複数の構成を組み合わせることにより、より精度よく且つ多機能な試験を行うことができる。
図23は、本発明に係る半導体デバイス試験方法の一例のフローチャートを示す。まず、第1マルチストローブ発生段階で、半導体デバイスの出力データに対して、わずかずつ位相の異なる複数のストローブを有する第1マルチストローブを発生する(S102)。S102では、例えば図9に関連して説明した第1マルチストローブ発生器34、又は図18に関連して説明した第1マルチストローブ発生器154を用いて、第1マルチストローブを発生してよい。
次に、出力データ変化点検出段階で、第1マルチストローブに基づいて、出力データの波形の立上がり又は立下がりのタイミングを検出する(S104)。S104では、例えば図9に関連して説明した出力データ変化点検出部176、又は図18に関連して説明した出力データ変化点検出部142を用いて、出力データの波形の立上がり又は立下がりのタイミングを検出してよい。
次に、グリッチ検出段階で、出力データの値の変化点に基づいて、出力データにおけるグリッチの有無を検出する(S106)。S106では、図18に関連して説明した検出器146を用いて、出力データにおけるグリッチの有無を検出してよい。
次に、第2マルチストローブ発生段階で、半導体デバイスの出力データに対して、わずかずつ位相の異なる複数のストローブを有する第2マルチストローブを発生する(S108)。S108では、例えば図9に関連して説明した第2マルチストローブ発生器174を用いて、第2マルチストローブを発生してよい。
次に、基準クロック変化点検出段階で、第2マルチストローブに基づいて、基準クロックの波形の立上がり又は立下がりのタイミングを検出する(S110)。S110では、例えば図9に関連して説明した基準クロック変化点検出部178を用いて、基準クロックの波形の立上がり又は立下がりのタイミングを検出してよい。
次に、判定段階で、出力データ変化点検出段階が検出した、出力データの波形の立上がり又は立下がりのタイミングと、基準クロック変化点検出段階が検出した、基準クロックの波形の立上がり又は立下がりのタイミングと、グリッチ検出段階が検出したグリッチの有無とに基づいて、半導体デバイスの良否を判定する(S112)。例えば、判定段階は、出力データにグリッチがある場合に、半導体デバイスを不良と判定し、出力データにグリッチが無い場合、図9に関連して説明した判定部110を用いて、半導体デバイスの良否を判定してよい。
以上説明した半導体デバイス試験方法によれば、極めて短時間に、出力データ及び基準クロックDQSの波形の立上がり又は立下がりを検出することができ、効率的に試験を行うことができる。また、出力データにおけるグリッチの有無を容易に検出でき、精度のよい試験を行うことができる。
図24は、本発明に係る半導体デバイス試験方法の他の例のフローチャートを示す。まず基準位相計測段階で、基準クロックの出力タイミングを計測する(S202)。S202では、例えば図2に関連して説明した基準位相計測部172を用いて、基準クロックの出力タイミングを計測してよい。
次に、基準位相記憶段階で、計測した出力タイミングを記憶する(S204)。S204では、例えば図2に関連して説明したメモリ32を用いて、出力タイミングを計測してよい。
次に、第1マルチストローブ発生段階で、半導体デバイスの出力データに対して、わずかずつ位相の異なる複数のストローブを有する第1マルチストローブを発生する(S206)。S206では、例えば図2に関連して説明した第1マルチストローブ発生器34、又は図18に関連して説明した第1マルチストローブ発生器154を用いて、第1マルチストローブを発生してよい。
次に、出力データ変化点検出段階で、第1マルチストローブに基づいて、出力データの値の変化点を検出する(S208)。S208では、例えば図18に関連して説明した出力データ変化点検出部142を用いて、出力データの値の変化点を検出してよい。
次に、位相差計測段階で、基準クロックDQSの出力タイミングと、出力データの値の変化点との位相差を計測する(S210)。S210では、例えば図2に関連して説明した論理比較器12を用いて、位相差を計測してよい。
次に、グリッチ検出段階で、出力データの値の変化点に基づいて、出力データにおけるグリッチの有無を検出する(S212)。S212では、例えば図18に関連して説明した検出器146を用いて、グリッチの有無を検出してよい。
次に、判定段階で、S212で検出したグリッチの有無、及びS210で計測した位相差に基づいて、半導体デバイスの良否を判定する(S214)。S214では、例えば図23に関連して説明した判定段階と同様の方法で、半導体デバイスの良否を判定してよい。
以上説明した半導体デバイス試験方法によれば、極めて短時間に、出力データ及び基準クロックDQSの波形の立上がり又は立下がりを検出することができ、効率的に試験を行うことができる。また、出力データにおけるグリッチの有無を容易に検出でき、精度のよい試験を行うことができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
10・・・レベル比較器、11・・・信号読取回路、12・・・論理比較器、13・・・主制御器、14・・・パターン発生部、15・・・タイミング発生器、16・・・波形フォーマッタ、17・・・ドライバ、18・・・不良解析メモリ、19・・・論理振幅基準電圧源、21・・・比較基準電圧源、22・・・デバイス電源、30・・・第2マルチストローブ発生器、31・・・変換手段、31D・・・データストローブ番号変化手段、31R・・・基準ストローブ番号変換手段、32・・・メモリ、33・・・タイミング選択回路、33A・・・タイミングメモリ、33B・・・セレクタ、34・・・第1マルチストローブ発生器、40・・・信号読取回路、50・・・比較判定手段、60・・・位相比較部、70・・・良否判定手段、71・・・スペック設定器、80・・・メモリ、100・・・半導体デバイス試験装置、102・・・パターン発生部、104・・・波形整形部、108・・・半導体デバイス、110・・・判定部、120・・・処理部、122・・・タイミング発生器、124・・・タイミング比較器、126・・・セレクタ、128・・・メモリ、140・・・グリッチ検出部、142・・・出力データ変化点検出部、144・・・プライオリティエンコーダ、146・・・検出器、148・・・メモリ、152・・・ディジタル回路、154・・・第1マルチストローブ発生器、162・・・セレクタ、172・・・基準位相計測部、176・・・出力データ変化点検出部、178・・・基準クロック変化点検出部、182a・・・回路、182b・・・回路、CP・・・電圧比較器、TC・・・回路、PF・・・判定器、DY・・・遅延素子、U・・・減算器、E・・・エンコーダ