JP2002365345A - 可変遅延回路の線形化方法、タイミング発生器及び半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 シフトクロックを利用して可変遅延回路のリ
ニアライズ動作を行う際に、位相ジッタが含まれる場合
においても、シフトクロックの位相と遅延クロックの位
相との一致・不一致を判定することができる技術の提
供。 【解決手段】 遅延クロックのオフセット位相にシフト
クロックの位相を一致させてオフセットを検出し、オフ
セット検出時の経路選択データをリニアライズメモリに
格納し、次にシフトクロックの位相を順方向へクロック
分解能分シフトさせ、次に遅延クロックの位相をいった
ん順方向とは逆方向へ逆戻りシフトさせ、次にシフトク
ロックの位相と遅延クロックの位相とを比較し、位相が
一致するまで、経路選択データを変更して遅延クロック
の位相を順方向へシフトさせ、位相が一致したときの経
路選択データをリニアライズメモリに格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置に
関し、特に、半導体試験装置を構成するタイミング発生
器及びそのタイミング発生器における可変遅延回路の線
形化（リニアライズ）方法に関する。

【０００２】

【従来の技術】近年、半導体デバイスの動作速度の高速
化に伴い、半導体デバイスを試験する半導体試験装置の
動作タイミングに高い精度が要求されている。特に、被
試験デバイスに試験パターンを入力するタイミングは、
被試験デバイスの入力特性に応じて、基準クロックに対
して正確に遅延される必要がある。

【０００３】半導体試験装置の動作タイミングは、タイ
ミング発生器から出力される遅延クロックにより決定さ
れる。タイミング発生器では、可変遅延回路を構成する
複数の遅延素子の組合せにより、基準クロックを所望の
時間遅延させて遅延クロックを発生させている。遅延素
子の組合せを指定する経路選択データは、遅延量と対応
づけられ、遅延量の順にリニアライズメモリに格納され
ている。このため、経路選択データを指定することによ
り、所望の遅延量の遅延クロックを生成することができ
る。

【０００４】ところが、現実の遅延素子は品質にばらつ
きがあり、また、温度等の使用条件の変動によって遅延
素子の特性が変化することがある。このため、遅延素子
の組合せにより実際に与えられる遅延時間と、設計した
遅延時間との間に誤差が生じることがある。

【０００５】そこで、半導体試験装置においては、装置
の設置時や定期検査時に、所定の遅延時間を生成する最
適な遅延素子の組合せ（遅延経路）を測定によって求め
ている。そして、経路選択データとその経路選択データ
の指定する遅延経路による実際の遅延時間とを対応づけ
て、遅延時間の順に、リニアライズメモリに格納してい
る。これにより、実際の遅延時間と設計遅延時間との誤
差を低減し、動作タイミングの精度を向上させることが
できる。

【０００６】そのような半導体試験装置における遅延時
間の測定技術の一例が、特開２００１−２７６６０号公
報に開示されている。この文献開示の技術によれば、シ
フトクロックを利用して、可変遅延回路の線形化（リニ
アライズ）動作を行っている。

【０００７】ここで、図６を参照して、この公報に開示
の技術について簡単に説明する。なお、図６に示す例で
は、遅延クロックの後縁（立ち下がりエッジ）と、シフ
トクロックの前縁（立ち上がりエッジ）とを基準とし
て、クロックの位相どうしの一致・不一致を判定してい
る。

【０００８】まず、図６の（Ａ）に示すように、オフセ
ット位相の遅延クロックをシフトクロックでサーチし、
オフセット位相と遅延クロックの位相とが一致したとき
に、その遅延クロックを生じさせている遅延経路を示す
経路選択データをリニアライズメモリへ格納する。

【０００９】次に、図６の（Ｂ）に示すように、シフト
クロックの位相を必要分解能分（クロック分解能分）順
方向へシフトする。このシフトクロックのシフト量は、
基準クロックから直接得られるシフト量であるので、高
い精度を得ることができる。

【００１０】次に、図６の（Ｃ）に示すように、遅延ク
ロックの位相を順次に順方向へシフトさせる。遅延クロ
ックのシフトにあたっては、経路選択データをデータポ
インタと対応づけておき、そのデータポインタ値を順次
にインクリメントする。そして、データポインタ値をイ
ンクリメントする度に、遅延クロックの位相とシフトク
ロックの位相とを比較して、その一致・不一致を判定す
る。

【００１１】一致・不一致の判定にあたっては、図６の
（Ｃ）に示すように、シフトクロックの前縁の位置での
遅延クロックの値を検出する。そして、遅延クロックが
順次にシフトして、この検出点に遅延クロックの後縁が
差しかかると、検出結果が「Ｌ」から「Ｈ」、又は、
「Ｌ」から「Ｇｅｎｔｅｒ」へ変化する。従って、検出
結果がこのように変化した場合に、位相が一致したと判
定する。

【００１２】比較結果が一致した場合、そのときの遅延
クロックを生じさせている遅延経路を示す経路選択デー
タを遅延量と対応づけてリニアライズメモリに格納す
る。遅延量は、オフセット検出時のシフトクロックの位
相と一致時のシフトクロックの位相との差で与えられ
る。

【００１３】そして、図６の（Ｂ）及び（Ｃ）に示す処
理を、リニアライズメモリのアドレス分だけ繰り返し行
う。これにより、実際の測定値に基づいて、リニアライ
ズ動作を行うことができる。

【００１４】

【発明が解決しようとする課題】ところで、シフトクロ
ックの位相と遅延クロックの位相とを比較する際に、こ
れらクロックのいずれか一方又は双方に位相ジッタが含
まれることがある。位相ジッタとは、遅延クロックとシ
フトクロックとの間の位相差の真値からのずれ（誤差）
をいう。位相ジッタは、例えば電源ノイズ等の影響によ
って発生する。

【００１５】また、位相ジッタはランダムなばらつきを
生じ、真値からの誤差はガウス分布（正規分布）に従
う。このため、シフトクロックの位相と遅延クロックの
位相との一致点を求める際には、平均化によって測定誤
差を小さくし、測定回数の半値付近を位相一致としてい
る。

【００１６】しかしながら、近年、タイミング動作の高
精度化に伴い、クロック分解能が非常に小さくなってい
る。このため、位相ジッタの幅が大きい場合には、位相
ジッタの幅が、クロック分解能、すなわち、シフトクロ
ックの一回のシフト幅よりも広くなってしまうことがあ
る。

【００１７】ここで、図７に、遅延クロックの位相ジッ
タ幅が、シフトクロックのシフト幅（クロック分解能）
よりも広い場合の位相ジッタの例を示す。このように位
相ジッタの幅が広い場合には、シフトクロックの前縁で
の遅延クロックの値が、最初から「Ｈ」となってしま
う。この場合、遅延クロックをいくらシフトさせても、
測定値が「Ｌ」から「Ｈ」へ変化する変化点を検出する
ことが困難である。このため、この場合には、位相の一
致を判定してリニアライズ動作を行うことが困難であ
る。

【００１８】本発明は、上記の事情にかんがみてなされ
たものであり、シフトクロックを利用して可変遅延回路
のリニアライズ動作を行う際に、位相ジッタが含まれる
場合においても、シフトクロックの位相と遅延クロック
の位相との一致・不一致を判定することができる技術の
提供を目的とする。

【００１９】

【課題を解決するための手段】この目的の達成を図るた
め、本発明の請求項１に係る可変遅延回路の線形化方法
によれば、遅延クロックを発生する可変遅延回路の経路
選択データを遅延量の順にリニアライズメモリに格納す
るにあたり、（ａ）：遅延クロックのオフセット位相
に、シフトクロックの位相を一致させてオフセットを検
出し、オフセット検出時の遅延クロックを生じさせる経
路選択データをリニアライズメモリに格納する処理と、
（ｂ）：シフトクロックの位相を順方向へクロック分解
能分シフトさせる処理と、（ｃ）：シフトクロックの位
相と遅延クロックの位相とを比較し、位相の一致・不一
致を判定する処理と、（ｄ）：判定結果が不一致の場
合、経路選択データを変更して遅延クロックの位相を順
方向へシフトさせる処理と、（ｅ）：判定結果が一致す
るまで、（ｃ）及び（ｄ）の処理を繰り返す処理と、
（ｆ）：判定結果が一致した場合、そのときの遅延クロ
ックを生じさせた経路選択データをリニアライズメモリ
に格納する処理と、（ｇ）：（ｂ）〜（ｆ）の処理を繰
り返す処理とを含む可変遅延回路の線形化方法であっ
て、（ｂ）の処理において、シフトクロックの位相を順
方向にシフト後、遅延クロックの位相をいったん順方向
とは逆方向へ逆戻りシフトさせる構成としてある。

【００２０】このように、本発明の可変遅延回路の線形
化方法によれば、シフトクロックの位相を順方向にシフ
ト後、遅延クロックの位相をいったん順方向とは逆方向
へ逆戻りシフトさせる。その結果、シフトクロックの位
相と、遅延クロックの位相との位相差をいったん広くす
ることができる。そして、位相差をいったん広くしてか
ら遅延クロックを順方向へ順次にシフトさせる。これに
より、位相ジッタの幅が、クロック分解能、すなわち、
シフトクロックの一回のシフト幅よりも広い場合におい
ても、シフトクロックの位相と遅延クロックの位相との
一致・不一致を判定することができる。

【００２１】また、請求項２に係るタイミング発生器に
よれば、基準クロックを発生する基準クロック発生部
と、基準クロックを経路選択データに基づいて遅延させ
て遅延クロックを発生する可変遅延回路と、基準クロッ
クをクロック分解能の幅ずつ遅延させてシフトクロック
を発生させるシフトクロック供給部と、遅延クロックの
オフセット位相に、シフトクロックの位相を一致させて
オフセットを検出するオフセット検出部と、遅延クロッ
クの位相とシフトクロックの位相とが一致した場合に、
シフトクロックの位相を、クロック分解能分、順方向へ
シフトさせる位相変更制御部と、遅延クロックの位相と
シフトクロックの位相とを比較し、位相の一致・不一致
を判定する位相比較判定部と、判定結果が不一致の場
合、遅延クロックの位相を順方向へシフトさせるために
経路選択データを変更し、オフセット検出部によりオフ
セットが検出された場合、又は、判定結果が一致した場
合に、そのときの遅延クロックを生じさせた経路選択デ
ータをリニアライズメモリに格納するリニアライズメモ
リ制御部とを備えたタイミング発生器であって、リニア
ライズメモリ制御部は、位相変更制御部によりシフトク
ロックの位相が順方向へシフトされた後、位相比較判定
部により位相の一致・不一致が判定される前に、遅延ク
ロックの位相をいったん順方向とは逆方向へ逆戻りシフ
トさせる経路選択データを出力する構成としてある。

【００２２】このように、タイミング発生器によれば、
リニアライズメモリ制御部が、遅延クロックの位相をい
ったん順方向とは逆方向へ逆戻りシフトさせる経路選択
データを出力する。その結果、シフトクロックの位相
と、遅延クロックの位相との位相差をいったん広くする
ことができる。そして、位相差をいったん広くしてから
遅延クロックを順方向へ順次にシフトさせる。これによ
り、位相ジッタの幅が、クロック分解能、すなわち、シ
フトクロックの一回のシフト幅よりも広い場合において
も、シフトクロックの位相と遅延クロックの位相との一
致・不一致を判定することができる。

【００２３】なお、位相変更制御部がシフトクロックの
位相をシフトさせる、遅延クロックの位相とシフトクロ
ックの位相とが一致した場合には、オフセット検出部
によりオフセットが検出された場合と、位相比較判定
部による判定結果が一致の場合との両方が含まれる。

【００２４】また、請求項３記載の発明によれば、逆戻
りシフトの幅が、遅延クロックとシフトクロックとの間
の位相ジッタの幅よりも広い構成としてある。このよう
に、逆戻りシフトの幅をジッタ幅よりも広くすれば、よ
り確実に位相の一致を検出することができる。

【００２５】また、請求項４記載の発明によれば、オフ
セット位相を、可変遅延回路の最小遅延量による遅延ク
ロックの位相よりも逆戻りシフト分だけ順方向にシフト
させた遅延クロックの位相とした構成としてある。これ
により、遅延クロックの位相が、オフセット位相から逆
戻りシフトさせたときの経路選択データのデータポイン
タ値を「０」として、リニアライズ動作を行うことがで
きる。その結果、データポインタの値がマイナスとなる
ことがない。

【００２６】また、請求項５記載の発明によれば、可変
遅延回路が、リニアライズメモリに格納される最大遅延
量に、逆戻りシフトの幅を加えた遅延許容量を有する構
成としてある。これにより、リニアライズの際に逆戻り
シフトを行った場合においても、所定の遅延量の遅延ク
ロックを容易に発生させることができる。

【００２７】また、請求項６記載の発明によれば、リニ
アライズメモリ制御部は、指定されたデータポインタ値
を保持し、経路選択データとして出力する経路選択デー
タ発生部と、判定結果が一致した場合に、経路選択デー
タ発生部が発生している経路選択データを格納するリニ
アライズメモリと、逆戻りシフトの幅が設定される逆戻
りシフト幅設定部と、判定結果が一致した場合に逆戻り
シフト幅を出力し、判定結果が不一致の場合に順方向へ
のインクリメント値を出力するシフト選択部と、シフト
選択部の出力値と経路選択データ発生部が発生している
データポインタ値とを合算して次に指定するデータポイ
ンタ値を生成する合算部とを備える構成としてある。

【００２８】このように、逆戻りシフト幅設定部により
逆戻りシフトの幅を設定しておき、合算部においてデー
タポインタ値を減じれば、リニアライズ動作時に、遅延
クロックの位相を容易に逆方向へシフトさせることがで
きる。

【００２９】また、本発明の請求項７記載の半導体試験
装置によれば、基準クロック信号、及び、この基準クロ
ック信号を所定時間遅延した遅延クロック信号を出力す
るタイミング発生器と、基準クロック信号に従って試験
パターン信号及び期待値パターン信号を出力するパター
ン発生器と、試験パターン信号を被試験デバイスに応じ
て整形し、整形パターン信号を出力する波形整形器と、
整形パターン信号が入力された被試験デバイスの応答出
力信号と、期待値パターン信号とを比較して、被試験デ
バイスの良否を判断する論理比較器とを有し、タイミン
グ発生器が、基準クロックを発生する基準クロック発生
部と、基準クロックを経路選択データに基づいて遅延さ
せて遅延クロックを発生する可変遅延回路と、基準クロ
ックをクロック分解能分ずつ遅延させてシフトクロック
を発生させるシフトクロック供給部と、遅延クロックの
オフセット位相に、シフトクロックの位相を一致させて
オフセットを検出するオフセット検出部と、遅延クロッ
クの位相とシフトクロックの位相とが一致した場合に、
シフトクロックの位相を、クロック分解能分、順方向へ
シフトさせる位相変更制御部と、遅延クロックの位相と
前記シフトクロックの位相とを比較し、位相の一致・不
一致を判定する位相比較判定部と、判定結果が不一致の
場合、遅延クロックの位相を順方向へシフトさせるため
に経路選択データを変更し、オフセット検出部によりオ
フセットが検出された場合、又は、判定結果が一致した
場合に、そのときの遅延クロックを生じさせた経路選択
データをリニアライズメモリに格納するリニアライズメ
モリ制御部とを備える半導体試験装置であって、リニア
ライズメモリ制御部は、位相変更制御部によりシフトク
ロックの位相が順方向へシフトされた後、位相比較判定
部により位相の一致・不一致が判定される前に、遅延ク
ロックの位相をいったん順方向とは逆方向へ逆戻りシフ
トさせる経路選択データを出力する構成としてある。

【００３０】このように、本発明の半導体試験装置によ
れば、タイミング発生器を構成するリニアライズメモリ
制御部が、遅延クロックの位相をいったん順方向とは逆
方向へ逆戻りシフトさせる経路選択データを出力する。
その結果、シフトクロックの位相と、遅延クロックの位
相との位相差をいったん広くすることができる。そし
て、位相差をいったん広くしてから遅延クロックを順方
向へ順次にシフトさせる。これにより、位相ジッタの幅
が、クロック分解能、すなわち、シフトクロックの一回
のシフト幅よりも広い場合においても、シフトクロック
の位相と遅延クロックの位相との一致・不一致を判定す
ることができる。

【００３１】

【発明の実施の形態】以下、図面を参照して、本発明の
可変遅延回路の線形化方法、タイミング発生器及び半導
体試験装置の実施の形態について併せて説明する。ま
ず、図１を参照して、本実施形態の半導体試験装置の基
本構成について説明する。図１に示すように、本実施形
態の半導体試験装置は、タイミング発生器１、パターン
発生器２、波形整形器３及び論理比較器５を備えてい
る。

【００３２】タイミング発生器１は、基準クロック信号
及びこの基準クロック信号を所定時間遅延した遅延クロ
ック信号を出力する。また、パターン発生器２は、基準
クロック信号に従って試験パターン信号及び期待値パタ
ーン信号を出力する。また、波形整形器３は、試験パタ
ーン信号を被試験ＩＣ（ＤＵＴ）４に応じて整形し、整
形パターン信号を出力する。また、論理比較器５は、整
形パターン信号が入力されたＤＵＴ４の応答出力信号
と、期待値パターン信号とを比較して、ＤＵＴ４の良否
を判断する。

【００３３】次に、図２を参照して、タイミング発生器
１の構成について説明する。図２に示すように、タイミ
ング発生器１は、基準クロック発生器１１、可変遅延回
路（Ｃｌｏｃｋ ＶＤ）１２、シフトクロック供給部１
３、オフセット検出部１４、位相変更制御部１５、位相
比較判定部１６及びリニアライズメモリ制御部１７によ
り構成されている。

【００３４】基準クロック発生器１１は、基準クロック
を発生する。基準クロックは、可変遅延回路１２及びシ
フトクロック供給部１３へ出力され、さらに、パターン
発生器２へも出力される。

【００３５】可変遅延回路１２は、複数の可変遅延素子
から構成されている。可変遅延回路１２は、これら可変
遅延素子を任意に組合せた遅延経路を設定することによ
り、基準クロックを所望の時間遅延させた遅延クロック
を発生することができる。可変遅延素子の組合せは、経
路選択データによって指定される。従って、経路選択デ
ータを指定することにより、所望の遅延時間の遅延クロ
ックが得られる。

【００３６】なお、本実施形態の可変遅延回路１２は、
リニアライズメモリ７０に格納される最大遅延量に、逆
戻りシフトの幅を加えた遅延許容量を有している。これ
により、逆戻りシフトを行う場合においても、所定の遅
延量の遅延クロックを容易に発生させることができる。

【００３７】また、シフトクロック供給部１３は、基準
クロックをクロック分解能分ずつ遅延させてシフトクロ
ックを発生させる。このシフトクロックのシフト量は、
基準クロックから直接得られるシフト量であるので、高
い精度を得ることができる。

【００３８】また、オフセット検出部１４は、遅延クロ
ックのオフセット位相に、シフトクロックの位相を一致
させてオフセットを検出する。本実施形態では、オフセ
ット位相を、可変遅延回路の最小遅延量による遅延クロ
ックの位相よりも逆戻りシフト分だけ順方向にシフトさ
せた遅延クロックの位相としている。オフセット位相
は、逆戻りシフト時の経路選択データを示すデータポイ
ンタ値が、マイナス値とならずに「０」となるように、
「０」に逆戻りシフト分のデータポインタ値を加えたデ
ータポインタ値としておくとよい。

【００３９】また、位相比較判定部１６は、遅延クロッ
クの位相とシフトクロックの位相とを比較し、位相の一
致・不一致を判定する。そして、位相が一致した場合に
は、位相一致信号を出力する。位相の一致・不一致の判
定にあたっては、シフトクロックの前縁又は後縁の位置
を検出点として、遅延クロックの値を検出するとよい。
そして、遅延クロックが順次にシフトして、この検出点
に遅延クロックの前縁又は後縁が差しかかると、検出結
果の値が変化する。したがって、検出結果の値が変化し
た場合に、位相が一致したと判定する。

【００４０】また、位相変更制御部１５は、遅延クロッ
クの位相とシフトクロックの位相とが一致して、オフセ
ット検出部１４によりオフセットが検出された場合に、
シフトクロックの位相をクロック分解能分順方向へシフ
トさせる。また、位相変更制御部１５は、位相比較判定
部１６による判定結果が一致の場合にも、シフトクロッ
クの位相をクロック分解能分順方向へシフトさせる。

【００４１】また、リニアライズメモリ制御部１７は、
オフセット検出部１４によりオフセットが検出された場
合、そのときの遅延クロックを生じさせた経路選択デー
タをリニアライズメモリ７０に格納する。

【００４２】さらに、本実施形態では、リニアライズメ
モリ制御部１７は、位相変更制御部１５によりシフトク
ロックの位相が順方向へシフトされた後、位相比較判定
部１６により位相の一致・不一致が判定される前に、遅
延クロックの位相をいったん順方向とは逆方向へ逆戻り
シフトさせる経路選択データを出力する。これにより、
遅延クロックの位相が、いったん順方向とは逆方向へ逆
戻りシフトする。その結果、シフトクロックの位相と、
遅延クロックの位相との位相差をいったん広くすること
ができる。

【００４３】なお、逆戻りシフトの幅は、遅延クロック
とシフトクロックとの間の位相ジッタの幅よりも広く、
かつ、シフトクロックのクロック分解能分のシフトの幅
よりも狭いことが望ましい。このように、逆戻りシフト
の幅をジッタ幅よりも広くすれば、より確実に位相の一
致を検出することができる。また、逆戻りシフトの幅を
シフトクロックのシフト幅よりも狭くすれば、次にシフ
トクロックをシフトさせた段階においても、同様にして
位相の一致を検出することができる。

【００４４】また、リニアライズメモリ制御部１７は、
判定結果が不一致の場合、遅延クロックの位相を順方向
へシフトさせるために経路選択データを変更する。した
がって、遅延クロックとシフトクロックとの位相差をい
ったん広くしておいてから遅延クロックを順方向へ順次
にシフトさせ、シフトクロックに近づけることができ
る。これにより、位相ジッタの幅が、クロック分解能、
すなわち、シフトクロックの一回のシフト幅よりも広い
場合においても、シフトクロックの位相と遅延クロック
の位相との一致・不一致を判定することができる。

【００４５】そして、判定結果が一致した場合、そのと
きの遅延クロックを生じさせた経路選択データをリニア
ライズメモリ７０に格納する。経路選択データは、遅延
量と対応づけられ、遅延量の順にリニアライズメモリ７
０に格納される。遅延量は、オフセット検出時のシフト
クロックの位相と一致時のシフトクロックの位相との差
で与えられる。

【００４６】次に、図３を参照して、リニアライズメモ
リ制御部１７の構成について説明する。図３に示すよう
に、リニアライズメモリ制御部１７は、ＡＰ／ＤＰ選択
レジスタ６０、逆戻りシフト幅設定部（ＳＵＢ）６１、
シフト選択部（ＭＵＸ）６２、合算部としての加算レジ
スタ（ＡＤＤ）６３、データポインタ選択部（ＭＵＸ）
６４、経路選択データ発生部（ＤＰ）６５、ＯＲ回路６
６、遅延素子（ＤＬＹ）６７、アドレス発生部（ＡＰ）
６８、アドレス選択部（ＭＵＸ）６９、リニアライズメ
モリ７０、ＮＯＴ回路７１、経路選択データ選択部（Ｍ
ＵＸ）７２及びＡＮＤ回路７３により構成されている。

【００４７】ＡＰ／ＤＰ選択レジスタは、リニアライズ
メモリ制御部１７の動作モードを、リニアライズ動作モ
ードと試験動作モードとの間で切り替える。リニアライ
ズ動作モード時には、データポインタ選択部（ＭＵＸ）
６４は第１入力端子が選択され、アドレス選択ポインタ
６９は第０入力端子が選択され、経路選択データ選択部
７２は第１入力端子７２が選択される。また、試験動作
モード時には、データポインタ選択部（ＭＵＸ）６４は
第０入力端子が選択され、アドレス選択ポインタ６９は
第１入力端子が選択され、経路選択データ選択部７２は
第０入力端子が選択される。

【００４８】逆戻りシフト幅設定部（ＳＵＢ）６１のレ
ジスタには、逆戻りシフトの幅がデータポインタの値と
して設定されている。ここでは、データポインタ値を加
算レジスタ６３で設定するため、逆戻りシフト分のデー
タポインタ値を補数値（反転データ）として設定する。
例えば、データポインタのビット幅１４ビットの場合で
あって、逆戻りシフトの幅に対応するデータポインタ値
が「＃１００」のときには、逆戻りシフト幅設定部６１
に「＃３ＥＦＦ」（１６進法表記）を設定しておく。

【００４９】逆戻りシフト幅設定部６１に設定された補
数値「＃３ＥＦＦ」は、シフト選択部（ＭＵＸ）６２の
第１端子へ入力される。また、シフト選択部６２の第０
端子には、インクリメント値「＋１」が入力される。そ
して、シフト選択部６２は、位相比較判定部１６から位
相一致信号が入力された場合、逆戻りシフト幅の補数値
を出力する。一方、位相一致信号が非入力の場合には、
インクリメント値を出力する。

【００５０】シフト選択部６１から出力されたデータポ
インタ値は、加算器（ＡＤＤ）６３へ入力される。ま
た、加算器６３には、経路選択データ発生部（ＤＰ）６
３が発生しているデータポインタ値が入力される。そし
て、経路選択データ発生部（ＤＰ）６３は、その時点で
のデータポインタ値に補数値又はインクリメント値を加
算し、更新されたデータポインタ値を生成して出力す
る。

【００５１】したがって、加算器６３のキャリー入力端
子Ｃに位相一致信号が入力された場合、経路選択データ
発生部（ＤＰ）６５から出力されているデータポイント
値を逆戻りシフト分減じたデータポイント値が出力され
る。一方、位相一致信号が非入力の場合には、従来通
り、データポイント値を「＋１」インクリメントしたデ
ータポイント値が出力される。

【００５２】加算器６３から出力されたデータポインタ
値は、データポインタ選択部（ＭＵＸ）６４の第１入力
端子に入力される。また、データポインタ選択部６４の
第０入力端子には、テスタコントローラ（図示せず。）
からライトデータ（ＷＤｎ）が入力される。そして、デ
ータポインタ選択部６４は、ＡＰ／ＤＰ選択レジスタ６
０によりリニアライズ動作モードが指定された場合に
は、第１入力端子から入力されたデータポインタ値を出
力する。一方、試験動作モードが指定された場合には、
第０入力端子から入力されたライトデータ（ＷＤｎ）を
出力する。

【００５３】データポインタ選択部６４の出力は、経路
選択データ発生部（ＤＰ）６５へ入力される。経路選択
データ発生部６５は、フリップフロップ（ＦＦ）で構成
されており、指定されたデータポインタ値を保持する。
なお、本実施形態では、リニアライズ動作開始時に、経
路選択データ発生部６５の初期値として、逆戻りシフト
分のデータポインタ値を設定しておく。例えば、逆戻り
シフト分の「＃１００」を設定しておく。そして、リニ
アライズ開始時には、この初期値をクリアしないように
する。これにより、位相一致時にはデータポインタの値
は「＃０」まで戻り、可変遅延回路１２の遅延容量を不
必要に大きくする必要がなくなる。

【００５４】そして、位相比較判定部１６からの位相一
致信号、位相変更制御部１５からの経路選択データ変更
信号、又は、データポインタ（ＤＰ）書込みコマンド
が、ＯＲ回路６６を介してトリガ信号として入力される
と、経路選択データ発生部６５は、保持しているデータ
ポインタ値を経路選択データとして出力する。

【００５５】経路選択データ発生部６５から出力された
経路選択データは、リニアライズメモリのデータ入力端
子（Ｄｎ）へ入力される。リニアライズメモリは、位相
一致信号がライトイネーブル端子（ＷＥ）に入力される
と、アドレス入力端子（Ａｎ）に入力されているアドレ
スポインタの示すアドレスへ、経路選択データを格納す
る。

【００５６】また、トリガ信号は、遅延素子（ＤＬＹ）
６７を介して、アドレス発生部（ＡＰ）６８へも入力さ
れる。アドレス発生部６８は、トリガ信号が入力される
と、次の遅延経路データを格納するアドレスポインタを
出力する。

【００５７】アドレス発生部６８から出力されたアドレ
スポインタは、アドレス選択部（ＭＵＸ）６９の第０入
力端子へ入力される。また、アドレス選択部（ＭＵＸ）
６９の第１入力端子には、クロック発生高分解能データ
が入力される。そして、アドレス選択部６９は、ＡＰ／
ＤＰ選択レジスタ６０によりリニアライズ動作モードが
指定された場合、第０入力端子から入力されたアドレス
ポインタを出力する。一方、試験動作モードが指定され
た場合には、第１入力端子から入力されたデータ（アド
レスポインタ）を出力する。

【００５８】アドレス選択部６９の出力は、リニアライ
ズメモリのアドレス入力端子（Ａｎ）に入力される。な
お、トリガ信号は、遅延素子６７で遅延してアドレス発
生部６８へ入力される。このため、アドレス発生部６８
から出力されたアドレスポインタは、リニアライズメモ
リ７０に経路遅延データが格納された後、リニアライズ
メモリ７０に入力される。したがって、アドレス発生部
６７は、次の経路選択データを格納するアドレスを出力
することになる。

【００５９】また、リニアライズメモリの出力は、経路
選択データ選択部（ＭＵＸ）７２の第０入力端子へ入力
される。また、経路選択データ選択部７２の第１入力端
子には、経路選択データ発生部６５から出力された経路
選択データが入力される。そして、経路選択データ選択
部７２は、ＡＰ／ＤＰ選択レジスタ６０によりリニアラ
イズ動作モードが指定された場合、第１入力端子から入
力された経路選択データを出力する。一方、試験動作モ
ードが指定された場合には、第０入力端子から入力され
た経路選択データを出力する。

【００６０】また、ＡＮＤ回路７３には、トリガ信号と
ともにアドレスポインタが入力される。そして、アドレ
スポインタの最大値を検出すると、ＡＮＤ回路７３は、
自動リニアライズ終了信号を出力する。なお、アドレス
ポインタが最大値となったときには、リニアライズ空間
の全てのアドレス空間に経路選択データが格納されてい
る。

【００６１】次に、図４及び図５を参照して、リニアラ
イズ動作例について説明する。なお、図５に示す例で
は、遅延クロックの後縁（立ち下がりエッジ）と、シフ
トクロックの前縁（立ち上がりエッジ）とを基準とし
て、クロックの位相どうしの一致・不一致を判定してい
る。

【００６２】図４のフローチャートに示すように、先
ず、オフセットクロックの位相と遅延クロックの位相と
を比較し（図４のステップＳ１）、位相の一致・不一致
を判定する（図４のステップＳ２）。そして、図５の
（Ａ）に示すように、位相が一致するまで、シフトクロ
ックを順方向へシフトさせる（図４のステップＳ３）。
そして、位相が一致した場合、オフセット検出時の遅延
クロックを生じさせる経路選択データをリニアライズメ
モリ７０に格納する（図４のステップＳ４）。

【００６３】次に、図５の（Ｂ）に示すように、シフト
クロックの位相を順方向へクロック分解能分シフトさせ
る（図４のステップＳ５）。次に、図５の（Ｃ）に示す
ように、遅延クロックの位相をいったん順方向とは逆方
向へ逆戻りシフトさせる（図４のステップＳ６）。これ
により、シフトクロックの位相と、遅延クロックの位相
との位相差をいったん広くすることができる。

【００６４】次に、シフトクロックの位相と遅延クロッ
クの位相とを比較し（図４のステップＳ７）、位相の一
致・不一致を判定する（図４のステップＳ８）。そし
て、図５の（Ｄ）に示すように、位相が一致するまで、
経路選択データを変更して遅延クロックの位相を順方向
へシフトさせる（図４のステップＳ９）。

【００６５】このように、遅延クロックとシフトクロッ
クの位相差をいったん大きくしてから、遅延クロックを
シフトクロックに接近させるので、位相ジッタの幅がシ
フトクロックの一回分のシフト幅よりも広い場合におい
ても、シフトクロックの位相と遅延クロックの位相との
一致・不一致を判定することが可能となる。

【００６６】なお、遅延クロックとシフトクロックとの
位相差をいったん広げているので、位相一致までの位相
比較回数が、従来の位相比較回数よりも増加する。しか
し、位相比較はハードウエア内で行うため、従来のリニ
アライズ動作に比べて時間の増加量は実用上問題となら
ない。

【００６７】そして、位相が一致した場合、そのときの
遅延クロックを生じさせた経路選択データを遅延量と対
応づけてリニアライズメモリ７０に格納する（図４のス
テップＳ１０）。さらに、ステップＳ５〜Ｓ１０の処理
を、リニアライズメモリに空き容量がなくなるまで繰り
返す。そして、リニアライズメモリの全てのアドレスに
経路選択データが格納されると、リニアライズ動作が終
了する。

【００６８】上述した実施の形態においては、本発明を
特定の条件で構成した例について説明したが、本発明
は、種々の変更を行うことができる。例えば、上述した
実施の形態においては、特定の構成のタイミング発生器
及びリニアライズメモリ制御部の例について説明した
が、本発明では、タイミング発生器及びリニアライズメ
モリの構成はこれに限定されない。

【００６９】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、シフトクロックの位相を順方向にシフト後、遅
延クロックの位相をいったん順方向とは逆方向へ逆戻り
シフトさせる。その結果、シフトクロックの位相と、遅
延クロックの位相との位相差をいったん広くすることが
できる。そして、位相差をいったん広くしてから遅延ク
ロックを順方向へ順次にシフトさせる。これにより、位
相ジッタの幅が、クロック分解能、すなわち、シフトク
ロックの一回のシフト幅よりも広い場合においても、シ
フトクロックの位相と遅延クロックの位相との一致・不
一致を判定することができる。

【図面の簡単な説明】

【図１】実施形態の半導体試験装置の構成を説明するた
めのブロック図である。

【図２】実施形態のタイミング発生器の構成を説明する
ためのブロック図である。

【図３】実施形態のリニアライズ制御部の構成を説明す
るためのブロック図である。

【図４】実施形態の可変遅延回路の線形化方法を説明す
るためのフローチャートである。

【図５】実施形態の可変遅延回路の線形化方法を説明す
るためのクロック位相のタイミングを示す模式図であ
る。

【図６】従来例の可変遅延回路の線形化方法を説明する
ためのクロック位相のタイミングを示す模式図である。

【図７】シフトクロックの位相ジッタの説明図である。

【符号の説明】

１ タイミング発生器 ２ パターン発生器 ３ 波形整形器 ４ 被試験デバイス（ＤＵＴ） ５ 論理比較器 １１ 基準クロック発生器 １２ 可変遅延回路 １３ シフトクロック供給部 １４ オフセット検出部 １５ 位相変更制御部 １６ 位相比較判定部 １７ リニアライズメモリ制御部 ６０ ＡＰ／ＤＰ選択レジスタ ６１ 逆戻りシフト幅設定部 ６２ シフト選択部 ６３ 合算部 ６４ データポインタ選択部（ＭＵＸ） ６５ 経路選択データ発生部（ＤＰ） ６６ ＯＲ回路 ６７ 遅延素子（ＤＬＹ） ６８ アドレス発生部（ＡＰ） ６９ アドレス選択部（ＭＵＸ） ７０ リニアライズメモリ ７１ ＮＯＴ回路 ７２ 経路選択データ選択部（ＭＵＸ） ７３ ＡＮＤ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 遅延クロックを発生する可変遅延回路の
   経路選択データを遅延量の順にリニアライズメモリに格
   納するにあたり、 （ａ）遅延クロックのオフセット位相に、シフトクロッ
   クの位相を一致させてオフセットを検出し、オフセット
   検出時の遅延クロックを生じさせる経路選択データをリ
   ニアライズメモリに格納する処理と、 （ｂ）前記シフトクロックの位相を順方向へクロック分
   解能分シフトさせる処理と、 （ｃ）前記シフトクロックの位相と前記遅延クロックの
   位相とを比較し、位相の一致・不一致を判定する処理
   と、 （ｄ）前記判定結果が不一致の場合、経路選択データを
   変更して前記遅延クロックの位相を順方向へシフトさせ
   る処理と、 （ｅ）前記判定結果が一致するまで、前記（ｃ）及び
   （ｄ）の処理を繰り返す処理と、 （ｆ）前記判定結果が一致した場合、そのときの遅延ク
   ロックを生じさせた経路選択データをリニアライズメモ
   リに格納する処理と、 （ｇ）前記（ｂ）〜（ｆ）の処理を繰り返す処理とを含
   む可変遅延回路の線形化方法であって、 前記（ｂ）の処理において、前記シフトクロックの位相
   を順方向にシフト後、遅延クロックの位相をいったん順
   方向とは逆方向へ逆戻りシフトさせることを特徴とする
   可変遅延回路の線形化方法。
2. 【請求項２】 基準クロックを発生する基準クロック発
   生部と、 前記基準クロックを経路選択データに基づいて遅延させ
   て遅延クロックを発生する可変遅延回路と、 前記基準クロックをクロック分解能の幅ずつ遅延させて
   シフトクロックを発生させるシフトクロック供給部と、 前記遅延クロックのオフセット位相に、前記シフトクロ
   ックの位相を一致させてオフセットを検出するオフセッ
   ト検出部と、 前記遅延クロックの位相と前記シフトクロックの位相と
   が一致した場合に、前記シフトクロックの位相をクロッ
   ク分解能分順方向へシフトさせる位相変更制御部と、 前記遅延クロックの位相と前記シフトクロックの位相と
   を比較し、位相の一致・不一致を判定する位相比較判定
   部と、 前記判定結果が不一致の場合、前記遅延クロックの位相
   を順方向へシフトさせるために経路選択データを変更
   し、前記オフセット検出部によりオフセットが検出され
   た場合、又は、前記判定結果が一致した場合に、そのと
   きの遅延クロックを生じさせた経路選択データをリニア
   ライズメモリに格納するリニアライズメモリ制御部とを
   備えたタイミング発生器であって、 前記リニアライズメモリ制御部は、前記位相変更制御部
   により前記シフトクロックの位相が順方向へシフトされ
   た後、前記位相比較判定部により位相の一致・不一致が
   判定される前に、前記遅延クロックの位相をいったん順
   方向とは逆方向へ逆戻りシフトさせる経路選択データを
   出力することを特徴とするタイミング発生器。
3. 【請求項３】 前記逆戻りシフトの幅が、前記遅延クロ
   ックと前記シフトクロックとの間の位相ジッタの幅より
   も広いことを特徴とする請求項２記載のタイミング発生
   器。
4. 【請求項４】 前記オフセット位相が、前記可変遅延回
   路の最小遅延量による遅延クロックの位相よりも前記逆
   戻りシフト分だけ順方向にシフトさせた遅延クロックの
   位相であることを特徴とする請求項２又は３記載のタイ
   ミング発生器。
5. 【請求項５】 前記可変遅延回路が、前記リニアライズ
   メモリに格納される最大遅延量に、前記逆戻りシフトの
   幅を加えた遅延許容量を有することを特徴とする請求項
   ２、３又は４記載のタイミング発生器。
6. 【請求項６】 前記リニアライズメモリ制御部は、 指定されたデータポインタ値を保持し、経路選択データ
   として出力する経路選択データ発生部と、 前記判定結果が一致した場合に、前記経路選択データ発
   生部が発生している経路選択データを格納するリニアラ
   イズメモリと、 逆戻りシフトの幅が設定される逆戻りシフト幅設定部
   と、 前記判定結果が一致した場合に前記逆戻りシフト幅を出
   力し、前記判定結果が不一致の場合に順方向へのインク
   リメント値を出力するシフト選択部と、 前記シフト選択部の出力値と前記経路選択データ発生部
   が発生しているデータポインタ値とを合算して次に指定
   するデータポインタ値を生成する合算部と、 を備えることを特徴とする請求項２〜５のいずれかに記
   載のタイミング発生器。
7. 【請求項７】 基準クロック信号、及び、この基準クロ
   ック信号を所定時間遅延した遅延クロック信号を出力す
   るタイミング発生器と、 前記基準クロック信号に従って試験パターン信号及び期
   待値パターン信号を出力するパターン発生器と、 前記試験パターン信号を被試験デバイスに応じて整形
   し、整形パターン信号を出力する波形整形器と、 前記整形パターン信号が入力された被試験デバイスの応
   答出力信号と、前記期待値パターン信号とを比較して、
   前記被試験デバイスの良否を判断する論理比較器とを有
   し、 前記タイミング発生器が、 基準クロックを発生する基準クロック発生部と、 前記基準クロックを経路選択データに基づいて遅延させ
   て遅延クロックを発生する可変遅延回路と、 前記基準クロックをクロック分解能分ずつ遅延させてシ
   フトクロックを発生させるシフトクロック供給部と、 前記遅延クロックのオフセット位相に、前記シフトクロ
   ックの位相を一致させてオフセットを検出するオフセッ
   ト検出部と、 前記遅延クロックの位相と前記シフトクロックの位相と
   が一致した場合に、前記シフトクロックの位相を、クロ
   ック分解能分、順方向へシフトさせる位相変更制御部
   と、 前記遅延クロックの位相と前記シフトクロックの位相と
   を比較し、位相の一致・不一致を判定する位相比較判定
   部と、 前記判定結果が不一致の場合、前記遅延クロックの位相
   を順方向へシフトさせるために経路選択データを変更
   し、前記オフセット検出部によりオフセットが検出され
   た場合、又は、前記判定結果が一致した場合に、そのと
   きの遅延クロックを生じさせた経路選択データをリニア
   ライズメモリに格納するリニアライズメモリ制御部とを
   備える半導体試験装置であって、 前記リニアライズメモリ制御部は、前記位相変更制御部
   によりシフトクロックの位相が順方向へシフトされた
   後、前記位相比較判定部により位相の一致・不一致が判
   定される前に、前記遅延クロックの位相をいったん順方
   向とは逆方向へ逆戻りシフトさせる経路選択データを出
   力することを特徴とする半導体試験装置。