JPH03131778A - Ｌｓｉ試験装置およびｌｓｉ試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＳＩ試験装置おけるスキー−補正装置およ
び、その方法に関するものである〇〔従来の技術〕 ＬＳＩ試験装置における従来のタイミング補正方法につ
いて、第２図を用いて説明する。第２図は、２チャンネ
ル分のＬＳＩ試験装置を示したものである。

この試験装置は、タイミング発生器２０１、複数個の論
理波形生成回路群２０２、遅延回路群２０５．２１１、
ドライバ回路群２０４，２１５、コンパレータ回路群２
０７，２１０．論理値判定回路群２０６．　２０９、お
よび切換えリレー群２０５．２０８，２１２，２１６よ
り構成される。

第２図において、タイミング発生器２０１は、被試験Ｌ
８ＩＫ印加する試験信号のタイミングを決定する数種の
タイミングクロック２２０−１．２を発生し、論理波形
生成回路２０２−１．２では、このクロックを用いて所
望の論理波形を生成する。

ドライバ回路２０４は、この論理波形を、適切な電圧レ
ベル、立上シあるいは立下シ時間を有する試験信号に変
換し、切換えリレー２０５を介し、信号ライン２２１を
通じて被試験Ｌ８Ｉへ印加するものである。

被試験ＬＳＩからの応答を判定する系では、信号ライン
２２２から入力された応答信号をリレーを介して、コン
パレータ回路２０９へ入力する０コンパレ一タ回路２０
９では、所定の電圧レベルと比較して、結果（論理信号
）を論理値判定回路２０９へ供給する。論理値判定回路
２０９は、タイミング発生器２０１からのストロープク
ロック２２０−４．５によりこの結果をサンプリングし
、予め与えられる期待値との一致あるいは不一致を判定
する・ また、以上に述べた印加、および判定の動作は、タイミ
ング発生器２０１が発生するテスト周期クロックによっ
て規定されるテストサイクル（以下、サイクルと称す）
毎に１行われるものである０遅延回路２０５には、遅延
量を制御する遅延データとして、数ビットのディジタル
データが与えられ、ドライバ回路２０４に与えられる論
理波形の遅延時間を変えることにより、被試験ＬＳＩに
印加される試験信号相互の位相ずれ（以下、スキューと
称す）を微調整し、所望の位相差で試験信号を出力する
。遅延回路２０４は、同様にストロープクロック２２０
−４．５のスキニーを微調整し、所望の位相差で論理値
判定回路２０９がサンプリング出来るようにするための
ものである。

次に、これらのスキニーを補正する手順を説明する。試
験信号を印加する系では、リレー２０５−１を切シ換え
て、ドライバ回路２０４−１からの試験信号が、リレー
２０８を介して補正用コンパレータ回路２０７に入力さ
れるようＫする。−方、遅延回路２０５−１には種々の
遅延テークを設定する事により、ドライバ回路２０４−
１に４見られる論理波形の遅延時間を変化させ、補正用
論理値判定回路２０６では、入力されている補正用スト
ロープクロック２２０−５のタイミング設定値を固定し
てサンプリングを行い、一致／不−致の比較を行う０す
なわち、補正用ストロープクロック２２０−５を基準と
して、入力されるドライバ波形の遅延時間を変化させつ
つサンプリングを行い、一致から不一致あるいは、不一
致から一致に比較結果が変化する点を検出し、この変化
点を与える遅延データを得て、この遅延データを遅延回
路２０３￥Ｃ設定する。この手順を、２チヤンネル以降
について繰シ返してゆけば、ドライバ回路群２０４より
出力される試験信号のスキニーを除去することができる
。

被試験ＬＳＩからの応答を判定する系では、タイミング
設定を固定にした補正用ドライバ回路２１５からの出力
波形が、リレー２１６，２１２−１を介して、コンパレ
ータ回路２１０−１に入力されるようＫする。論理値判
定回路２０９では、遅延回路２１１−１の設定値を可変
してサンプリングし、比較結果が一致から不一致、ある
いは不一致から一致に変化する点を検出し、この変化点
を与える遅延データを遅延回路２１１−１に設定する。

この手順を、２チヤンネル以降について繰シ返してゆけ
ば、論理値判定回路群２０９におけるストロープクロッ
ク２２０−４．５のスキニーを除去することが可能であ
る０ このようなＬＳＩ試験装置を用いて、スキニー補正を行
った場合の不具合について、第３図を用いて説明する・
第４図は、スキニー補正終了後に得られた遅延データを
遅延回路２０５−１．２に設定しておき、チャネル１と
チャネル２のドライバ回路２０４−１．２より、数サイ
クルに渡って出力させた試験信号０１立上シ工ツジ部分
を便宜的に一つのサイクルにプロットしたものである。

試験信号に時間的なゆらぎ（以下、ジッタと称す）があ
る場合には、ジッタの中心の立上シエッジＡ−１，Ｂ−
１を基準としてスキニー補正が行われず１例えば第５図
の例のように、それぞれの立上）エツジの端と端（Ａ−
２とＢ−２）が一致してしまう場合があシ、それだけ試
験信号の精度が劣化してしまう。これは、コンパレータ
回路に不確定時間幅がある場合も同様で、この不確定時
間幅の中心を基準としてスキニー補正が行われず、不確
定時間幅の端と端でスキニー補正がおこなわれ、精度が
劣化してしまうことがある。

さらに１前述の遅延回路群２０３，２１１への遅延デー
タ設定は、タイミング発生器２０１より発生されるクロ
ックとは非同期に、例えばマイクロコンピュータ等を用
いて行われるため、極めて低速であシ、スキュー補正に
多くの時間を要し九〇なお、この種の装置として関連す
るものには、例えば特開昭５　Ｂ−５２１７８号公報が
、挙げられる。

〔発明が解決しようとする課題〕

上記従来技術は、試験信号のジッタおよびコンパレータ
回路の不確定時間幅による試験精度劣化を補正すること
、スキニー補正を短時間で行うことについて考慮されて
いなかった・本発明の目的は、これらの不具合を解消し
たＬＳＩ試験装置を提供する事にある・ 〔課題を解決するための手段〕 上記目的を達成するために１遅延回路に一定の設定値を
与え、設定値を一定のまま所定の複数回のサンプリング
を行う手段と、比較判定の結果が一致（あるいは不一致
）となるサイクルの敷が規定回数以上となったことを検
出し記憶する手段を設け、順次、遅延回路の設定値を変
え、前述の複数回のサンプリング、比較判定の動作を繰
シ返すことにより、ジッタあるいは不確定時間幅の中心
が求められるようにしたものである。

さら忙、スキー−補正を短時間で行うために、遅延回路
への遅延データの設定、判定結果の記憶手段への取シ込
みを、タイミング発生器から発生されるクロックで行う
ようにした。

〔作用〕

複数回のサンプリングおよび比較判定によ）、一致と不
一致の出現回数が半分ずつとなる時の遅延回路の設定値
を知る事ができ、ジッタあるいは不確定時間幅の中心値
にてスキュー補正が可能となった＠ また、タイミング発生器より発生されるクロックを用い
て、遅延回路への遅延データの設定、判定結果の記憶手
段への取）込みを行う事により、スキー−補正の高速化
が可能となった。

〔実施例〕

以下、本発明の一実施例を第１図、第３図を用いて説明
する・第１図は本実施例の構成ブロック図であ）、第２
図と対応する部分には同一符号を付して説明は省略する
。本実施例においては、遅延回路群２０！Ｓ、２１１に
遅延データを設定するための遅延制御回路１０１，１０
５、コンパレータ回路２０７，２１０の出力結果をサン
プリングして一致（あるいは不一致）のサイクル数が規
定回数以上であるかを検出するサイクル数検出回路１０
５、ＩＣ１６、このサイクル検出回路の検出結果を格納
する記憶回路１０２，１０４が設けられる。遅延制御回
路１０１，１０５は、タイミング発生器２０１より発生
されるクラックの一つ、例えば本実施例では、テスト周
期り筒ツク１ｔｏＶｃ同期して各サイクル毎に、遅延デ
ータを遅延回路２０！、２１１に設定する。設定手順は
％複数サイクルの間、値が一定の遅延データを与え続け
、次の複数サイクルは、別の値の遅延データを与えると
いうことを順次繰シ返して行うものである（以下、この
一定の遅延データが与え続けられる一連のサイクルを同
−設定サイクルセットと称する）。即ち１本遅延制御回
路は、予め、同−設定サイクルセットの数と、同−設定
サイクルセット中のサイクル数とを設定することができ
、この設定に従って、遅延データを設定するものである
。

このような遅延制御回路としては、例えば公知のバイナ
リカウンタをテスト周期クロック１１０で駆動し、上位
ビットを遅延データ供給用ビットとして使用すれば良い
。例えば、遅延回路のデータビット幅が６ビツトで、遅
延制御回路として１０ビツトのバイナリカウンタを用い
た場合には、下位４ビツトのカウント数に相当する１６
サイクルの間は、遅延データ（上位６ビツト）が一定の
値であシ、１６サイクル毎に＋１あるいは−１され、同
−設定サイクルセットの数は、６４である・また、予め
下位４ビツト、および上位６ビツトに適切な初期値を与
えておけば、夫々、同−設定サイクルセット中のサイク
ル数、および同−設定サイクルセットの数を変えること
が可能である・サイクル数検出回路１０５，１０６．お
よび記憶回路１０２，１０４は、例えば第３図のように
構成される。回路３０２は、′：Ｉンパレータ回路から
の出力を期待値と比較するものであシ、例えば、一致し
た場合には０を、不一致の場合には１を出力する。フリ
ップフロップ（以下、ＦＦと称す）３０５は、と００あ
るいは、１の信号を、補正用ストロープクロック２２０
−３によりサンプリングする。後段の論理ゲート３０５
では、サンプリング結果が１である時だけ、テスト周期
クロック１１０を通過させる・すなわち、論理ゲート５
０５から出力されるクロックパルスの数が、サンプリン
グ結果として１が検出されたサイクルの数となる。この
クロックパルスの数をカウンタ３０８により計数するこ
とにより、サンプリング結果が１であるサイクルの数を
検出することができる。検出結果はカウンタ′５０８の
データ出力を通じて、比較５５０７に入力され、回数レ
ジスタ５０９の出力と比較される・回数レジスタ３０９
には、予め特定の回数が設定されておル、比較器５０７
では、カウンタ３０８の出力が設定レジスタ３０９に設
定された値より小さい時には０を、大きくなった時には
１を、記憶回路であるシフトレジスタ３０６のシリアル
人力に供給する。

シフトレジスタ５０６への書き込みは、論理ゲート３０
４を用いて、カウンタ５０１のカウントアツプ信号が出
力された時にテスト周期クロック１１０を通過させ、書
き込みクロックとしている◇カウンタ５０１は、テスト
周期クロック１１０を計数しておシ、予め初期値として
、前述の遅延制御回路用カウンタ１０１，１０５の下位
ピッ）Ｋ与える初期値と同一値を設定すれば、同−設定
サイクルセット中の最終サイクルにて、書き込みクロッ
クが出力される・この時、同−設定サイクルセット中で
１と検出されるサイクル数が、回数レジスタ３０９に設
定した値よりも大きければ、シフトレジスタ５０６０１
ビツトに１が書き込まれ、小さければＯが、順次、シリ
アルに書き込まれる。

例えば、回数レジスタ３０９に設定する値を、カウンタ
５０１の設定値の半分にしておけば、同−設定サイクル
セット中で０あるいは１のどちらか多く検出された方の
論理値がシフトレジスタに書き込まれることになる〇 一例として、同−設定サイクルセットの数が６４、一つ
の同−設定サイクルセットが１２８サイクルで構成され
る時の、試験信号を印加する系のスキキュー補正につい
て、以下に述べる。遅延制御回路１０１は、下位７ビツ
ト、上位６ビツトのダウンカウンタであシ、下位の設定
値は１２７である。

サイクル数検出回路１０３内のカウンタ３０１は同−設
定サイクルセットが１２８サイクルで構成されるため４
ビツト、カウンタ３０Ｂはこの１２Ｂサイクル中の全て
のサイクルにおいて１が検出される可能性があるため４
ビツト、であればよい。

初期値は、アップカウンタであればともに０でよい。記
憶回路１０２であるシフトレジスタ５０６のビット数は
、少なく表も、同−設定サイクルセットの数と同数とす
る必要があるため、６４ビツトである０回数レジスタ３
０９は、１２８サイクル中の６４サイクル以上が１であ
れば、シフトレジスタ５０６に１が書き込まれる様に、
６５を設定する。

次に、リレー２０５−１，２０８を切シ換えて、試験信
号が補正用コンパレータ２０７Ｆｃ入力される様にして
おき、タイミング発生器２０１より。

テスト周期クロック１１０、タイきングクロック２２２
−１、補正用ストロープクロック２２０−３を発生させ
、論理波形生成回路２０２−１により所望の論理波形を
作成する。遅延制御回路１０１では、０から６５までの
遅延データを同−設定サイクルセット毎に１即ち１２８
サイクル毎に切り換えて、遅延回路２０！−ｆに供給す
る。従って。

試験波形の遅延量が、１２８サイクル毎に増やされて補
正用コンパレータ２０７に入力される。サイクル数検出
回路１０３では、補正用コンパレータ２０７からの信号
を、期待値と比較判定し、１ザイクル毎に、ｒｒａｏ５
において補正用ストロープクロック２２０−５を用いて
サンプリングを行う、このサンプリング結果から、前述
の様に、１２８サイクル中で１となるサイクル数が検出
され、６４サイクル以上であれば１を、６４サイクルよ
り少なければ０を、記憶回路であるシフトレジスタ３０
６に順次書き込んでゆき、これを６４回繰り返して１チ
ャネル分を終了し、以上のことを、最終チャネルまで繰
シ返して全チャネル分のシフトレジスタの内容を得る。

ジッタの中心値近傍では、同−設定サイクルセット中の
サイクル数が充分多ければ０と１の検出される回数が、
はぼ半分ずつになると考えてよいから、シフトレジスタ
内のビット列が０からＩＫ変化している箇所に和尚する
遅延データの値を全ての遅延回路に再設定すれば、５３
５図に示すようにジッタの中心値（Ａ−１とＢ−１）で
のスキニー補正が完了する。第５図は、第４図と同様に
、本方式によりスキ＆−補正を行った技に得られた遅延
データを遅延回路に再設定し、ドライバ回路２０４−１
．２より数サイクルに渡りて出力させた試験信号の立上
シエッジ部分を一つのサイクルにプロットしたものであ
る。

被試験ＬＳＩからの応答を判定する系においても、同様
な手順によりコンパレータ回路の不確定時間幅の中心値
での、ストロープクロックのスキニー補正が可能である
。

以上、説明した様ＦＣ，本実本実施工れば、試験信号の
ジッタ、コンパレータ回路の不確定時間幅が存在する場
合−においても、それらの中心値でのスキニー補正を高
速に行うことができる。

尚、説明の便宜上、チャネル数を限定して述べたが、本
発明は、メチャネル数に制限を受けるものではない。

〔発明の効果〕

本発明によれば、試験信号のジッタあるいは、コンパレ
ータ回路の不確定時間幅の中心値によるスキニー補正を
高速に行うことができ、試験精度の向上および試験時間
の低減が可能である・

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は、
従来のＬＳＩ試験装置のブロック図、第３図は、サイク
ル数検出回路の一例を示すブロック図、第４図は、本実
施例に示すＬＳＩ試験装置においてスキー−補正実行後
にドライバ回路から出力される試験信号説明図、第５図
は従来の同じくドライバ回路から出力される試験信号説
明図である。 ２０１°°°タイミング発生器、２ｏ２・・・論理波形
生成回路群、２０５，２１１・・・遅延回路群、２０４
゜２１５・・・ドライバ回路群、２０７，２１０・・・
コンパレータ回路群、２０６，２０９・・・論理値判定
回路群、２０５，２０８，２１２，２１６・・・切換え
リレー群、１０３，１０６・・・サイクル数検出回路、
１０２．１０４・・・記憶回路、Ｒｏｄ・・・シフトレ
ジスタ、３０９・・・回数レジスタ、３０７・・・比較
器。 １０１．１０５・・・遅延制御回路用カウンタ、１０１
・−・遅延制御回路、２ｏ７・・・補正用コンパレータ
。 ２２０・・・補正用ストロープクロック、１１ｏ・・・
テスト周期クロック、３０９・・・設定レジスタ、３０
１゜３０８・・・カウンタ、 ２２−１・・・タイミングクロ ツクＯ

Claims (1)

【特許請求の範囲】
1. １、複数のクロックを発生し供給する手段と、該クロッ
   クを用いて被試験ＬＳＩに印加する試験信号を作成する
   手段と、該クロックによりストロープを行って被試験Ｌ
   ＳＩからの応答と期待値との比較判定を行う手段と、該
   クロックの供給経路に設けられた遅延回路と、切換え手
   段を経由して供給される試験信号を基準クロックでスト
   ロープを行って期待値との比較判定をする手段と、切換
   え手段を経由して前記比較判定手段に基準信号を供給す
   る手段とを有するＬＳＩ試験装置において、前記クロッ
   ク発生手段より供給されるクロックに同期して該遅延回
   路に遅延量を指定するデータを供給する手段と、前記ク
   ロック発生手段より供給されたクロックを計数制御する
   ことにより、２つの比較判定手段の判定結果が期待値と
   一致あるいは、不一致した回数を計数し予め規定された
   値と比較する手段と、その比較結果を、前記クロック発
   生手段より供給されたクロックにより記憶する手段とを
   具備することを特徴とするＬＳＩ試験装置。