JP2001013217A - タイミング校正方法及びこのタイミング校正方法を用いて校正動作する位相補正回路を搭載したｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 パターン信号の遅延時間を校正する校正動作
を短時間に済ませる。 【解決手段】 位相補正回路にカウンタ１５を設け、こ
のカウンタにテスト周期ごとに出力されるクロックを入
力してカウンタ１５の計数値をテスト周期ごとに＋１ず
つ増加させ、その計数値に従って位相補正回路の遅延時
間を漸次所定時間ずつ増加させ、位相補正回路を通過す
るパターン信号の位相を漸次遅延させてパターン信号の
立上りのタイミングがストローブパルスの印加タイミン
グより遅れ位相になったことを信号読取手段１４の出力
が反転したことにより検出してカウンタ１５にクロック
を供給しているゲートを閉じ、カウンタ１５の計数動作
を停止させて校正を終了する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は例えば半導体集積
回路素子（ＩＣ）を試験するＩＣ試験装置に関し、特に
被試験ＩＣに試験パターン信号を供給する試験パターン
供給経路に設けた位相補正回路のタイミング校正方法及
びこのタイミング校正方法によって校正動作する位相補
正回路を搭載したＩＣ試験装置に関する。

【０００２】

【従来の技術】図４にＩＣ試験装置の概略の構成を示
す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験
装置ＴＥＳは主制御器１１１と、パターン発生器１１
２，タイミング発生器１１３，波形フォーマッタ１１
４，論理比較器１１５，ドライバ１１６，アナログ比較
器１１７，不良解析メモリ１１８，論理振幅基準電圧源
１２１，比較基準電圧源１２２，ディバイス電源１２３
等により構成される。

【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作成した試験プロクラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ１１６を通じて被試験ＩＣ１１９に印加する。

【０００４】被試験ＩＣ１１９から出力される応答信号
はアナログ比較器１１７で比較基準電圧源１２２から与
えられる基準電圧と比較し、所定の論理レベル（Ｈ論理
の電圧、Ｌ論理の電圧）を持っているか否かを判定し、
所定の論理レベルを持っていると判定した信号は論理比
較器１１５でパターン発生器１１２から出力される期待
値と比較し、期待値と不一致が発生した場合、被試験Ｉ
Ｃ１１９がメモリの場合はその読み出したアドレスのメ
モリセルに不良があるものと判定し、不良発生ごとに不
良解析メモリ１１８に不良アドレスを記憶し、試験終了
時点で例えば不良セルの救済が可能か否かを判定する。
なお、被試験ＩＣ１１９はメモリの場合る限らずロジッ
ク回路で構成されるロジックＩＣの場合もある。

【０００５】ここで、タイミング発生器１１３は被試験
ＩＣ１１９に与える試験パターン信号の波形の立上がり
のタイミング及び立下りのタイミングを規定するタイミ
ングと、論理比較器１１５で論理比較のタイミングを規
定するストローブパルスのタイミングを発生する。これ
らの各タイミングは利用者が作成した試験プログラムに
記載され、利用者が意図したタイミングで被試験ＩＣ１
１９を動作させ、またその動作が正常か否かを試験でき
るように構成されている。つまり、試験中に試験パター
ン信号の印加タイミングを意図的にずらし、動作限界を
測定する等の試験が行われる。

【０００６】このために波形フォーマッタ１１４には位
相補正回路が設けられる。この位相補正回路に位相設定
値を設定することにより、被試験ＩＣ１１９の各端子に
供給する試験パターン信号の位相を制御できる構成とさ
れる。図５に従来から用いられている位相補正回路の構
成を示す。図中１０は位相補正回路の全体を示す。位相
補正回路１０は試験パターン信号に所望の遅延量を与え
る可変遅延回路１１と、この可変遅延回路１１に遅延時
間を設定するための制御信号を与える設定器１２とによ
って構成される。

【０００７】従来の可変遅延回路１１は複数の遅延素子
ＤＹ１〜ＤＹ４と、これら遅延素子ＤＹ１〜ＤＹ４を通
過した信号と遅延素子ＤＹ１〜ＤＹ４のそれぞれを通過
しない信号の何れか一方を選択して出力する複数のセレ
クタＳＥ１〜ＳＥ４とによって構成される。各セレクタ
ＳＥ１〜ＳＥ４は縦続接続され、入力端子Ａには遅延素
子ＤＹ１またはＤＹ２，ＤＹ３，ＤＹ４を通過しない信
号を入力し、入力端子Ｂには遅延素子ＤＹ１またはＤＹ
２，ＤＹ３，ＤＹ４を通過した信号を入力する。遅延素
子ＤＹ１は例えば１００Ps（ピコ秒）の遅延時間を持
ち、ＤＹ２は２００Ps，ＤＹ３は４００Ps，ＤＹ４は８
００Psの遅延時間を持つものとする。

【０００８】これらの遅延時間を持つ遅延素子ＤＹ１〜
ＤＹ４を選択的に縦続接続することにより可変遅延回路
１１には遅延時間を１００Ps，２００Ps，３００Ps，４
００Ps，５００Ps・・・１５００Psの１００Ps間隔で１
５種類の遅延時間を持たせることができる。設定器１２
はレジスタによって構成され、入力端子Ｄ０，Ｄ１，Ｄ
２，Ｄ３に主制御器１１１から遅延時間の設定データが
入力され、この設定データが書込指令信号ＷＴに従って
書き込まれ、設定データが出力端子Ｑ₀ 〜Ｑ₃ に出力さ
れてセレクタＳＥ１〜ＳＥ４の制御入力端子Ｓに入力さ
れ、制御入力端子Ｓに入力される制御信号の論理値によ
ってセレクタＳＥ１〜ＳＥ４は入力端子Ａに選択する状
態と、入力端子Ｂを選択する状態に設定される。

【０００９】位相補正回路１０の出力側にドライバ１１
６が接続され、ドライバ１１６から出力される信号の位
相が所望の位相に設定されたか否かを信号読取回路１４
で読み取って判定する。つまり、図５は校正モードの接
続状態を示す。信号読取回路１４はストローブパルスＳ
ＴＢの入力のタイミングにおいて、入力されている信号
が基準電圧ＶＯＨより小さいか、大きいかを比較し、そ
の比較結果を出力する電圧比較器ＣＰによって構成する
ことができる。図５に示す例では位相補正回路１０と信
号読取手段１４との間にリレーマトリクス１３を接続
し、リレーマトリクス１３によって複数の位相補正回路
１０を選択的に信号読取手段１４に接続し、各位相補正
回路１０に設定される遅延時間が所望の設定値に設定さ
れたか否かを判定できる構成とした場合を示す。

【００１０】ドライバ１１６から出力される信号の振幅
がＬ論理のとき０Ｖ，Ｈ論理のとき３Ｖであるものとす
ると、電圧比較器ＣＰに与える比較電圧ＶＯＨは1.５Ｖ
程度に設定される。ドライバ１１６が出力する信号はリ
レーマトリクス１３を通じて電圧比較器ＣＰの反転入力
端子に入力される。従ってドライバ１１６がＬ論理を出
力している状態で電圧比較器ＣＰにストローブパルスＳ
ＴＢが与えられると、電圧比較器ＣＰはＨ論理を出力
し、ドライバ１１６がＨ論理を出力している状態で電圧
比較器ＣＰにストローブパルスＳＴＢが与えられると、
電圧比較器ＣＰはＬ論理を出力する。

【００１１】従って、ストローブパルスＳＴＢの位相を
基準に採り、位相補正回路１０の遅延時間を校正しよう
とした場合、信号読取手段１４から出力される信号の論
理値がＨ論理からＬ論理に反転する境界となる遅延時間
を位相補正回路１０に設定することにより、位相補正回
路１０の遅延時間をストローブパルスの位相に校正した
こととなる。

【００１２】位相補正回路１０の位相補正値を所望の位
相補正値に設定する作業は次のようにして行われる。主
制御器１１１はストローブパルスＳＴＢを図６に示すテ
スト周期ＴＳ内の所望の位相位置Ｔ₁ に設定すると共
に、設定器１２には、例えば「１，０，０，０」を設定
し、位相補正回路１０の遅延時間を例えば８００Psに設
定する。

【００１３】これによりパターン信号ＰＴＳ−１はテス
ト周期ＴＳの初期位相位置から８００Ps遅延した位相位
置でＨ論理に立上がる。このとき、ストローブパルスＳ
ＴＢはパターン信号ＰＴＳ−１のＬ論理を打ち抜くので
電圧比較器ＣＰはＨ論理を出力する。主制御器１１１は
電圧比較器ＣＰがＨ論理を出力していることから、位相
補正回路１０の遅延時間が「過大である」と判定し、設
定器１２に例えば「０，０，０，１」を設定し、位相補
正回路１０にこの例では１００Psの遅延時間を設定す
る。つまり、バイナリーサーチによってストローブパル
スＳＴＢの遅延時間Ｔ₁ に最も近い遅延時間を探索す
る。バイナリーサーチによれば、この例では４ビットの
制御信号でサーチする場合は４回の設定変更で最適値を
サーチすることができる。図６に示す例では、１回目が
８００Ps，２回目が１００Ps，３回目が４００Psに設定
した状態を示し、次の４回目で最適値が決定される。

【００１４】

【発明が解決しようとする課題】上述したように、従来
は主制御器１１１は図７に示すテストプログラムＴＳＰ
ＬＧで校正用プロクラムＣＡＬＰＬＧが読み出されるご
とに、校正用プログラムＣＡＬＰＬＧを繰り返し実行
し、位相補正回路１０の遅延時間を校正する。校正プロ
グラムＣＡＬＰＬＧは、 位相補正回路１０に設けた設定器１２をクリアし、
設定値を設定する。

【００１５】 パターン発生器１１２にパターン発生
命令を出力。 信号読取手段１４にストローブパルスを与え、信号
の読み取りを実行させる。 信号読取手段１４の出力が反転したか否かを判定す
る。 一つの位相補正回路１０を校正するには〜の動作を
可変遅延回路１１のビット数分繰り返し、更にその動作
をリレーマトリクス１３に接続した位相補正回路１０の
数（例えば６４）だけ繰り返す。

【００１６】〜の各動作は主制御器１１１がプログ
ラムに従って実行するために各動作ごとに、例えば１μ
s 程度の時間が掛かる。更にパターン発生器１１２がパ
ターンを発生する時間が約0.２５μs 程度、可変遅延回
路１１のセレクタの数が「４」，リレーマトリクス１３
に接続される位相補正回路１０の数が６４とすると、位
相補正回路１０を校正するに要する時間ＴＭは、 ＴＭ＝６４×４×（１＋（１＋0.２５）＋１＋１）＝１
０８８（μs) となる。

【００１７】被試験ＩＣ１１９の端子数Ｎと、可変遅延
回路１１のセレクタの数Ｍとが多くなると、 ＴＭ＝Ｎ×Ｍ（１＋（１＋0.２５）＋１＋１）μs となり、校正に要する時間が長くなる欠点がある。ま
た、特にテスト中にしばしば試験パターン信号の印加タ
イミングを変更するごとに、位相補正回路１０の校正を
実行しなければならないので、試験時間が益々増加する
欠点が生じる。

【００１８】この発明の目的は、位相補正回路の遅延時
間を設定する校正動作を短時間に済ませることができる
構成を具備した位相補正回路を搭載したＩＣ試験装置を
提供しようとすにものである。

【００１９】

【課題を解決するための手段】この発明の請求項１で
は、被試験ＩＣの各端子に与える試験パターン信号の位
相を制御する位相補正回路の遅延時間を信号読取手段に
供給するストローブパルスの印加タイミングの近傍に校
正する校正方法において、位相補正回路にカウンタを設
け、このカウンタにテスト周期ごとに発生するクロック
を計数させ、この計数値に従って位相補正回路の遅延時
間を変更させ、位相補正回路を通過して信号読取手段に
入力される試験パターン信号の位相を遅れ方向または進
み方向の何れか一方に少しずつシフトさせ、信号読取手
段の出力の論理が反転したことを検出して試験パターン
信号の位相がストローブパルスの印加タイミングを横切
ったと判定させすることを特徴とするタイミング校正方
法を提案するものである。

【００２０】この発明の請求項２では、Ａ．遅延素子を
通過した信号と遅延素子を通過しない信号の何れか一方
を選択して出力するセレクタが複数縦続接続されて構成
された位相補正回路を具備し、この位相補正回路の遅延
時間に従って被試験ＩＣの各端子に印加される試験パタ
ーン信号の位相を所望の位相に設定するＩＣ試験装置に
おいて、 Ｂ．位相補正回路に設けられ、ＩＣ試験装置のテスト周
期ごとに出力されるクロックを計数し、その計数値を位
相補正回路を構成するセレクタに設定信号として与え、
位相補正回路を通過する信号の位相をテスト周期ごとに
順次遅れ方向または進み方向に変化させる制御を行うカ
ウンタと、 Ｃ．このカウンタに供給するクロックを開閉制御するゲ
ートと、 Ｄ．位相補正回路を通過した信号の論理値を所定のタイ
ミングで読み取る信号読取手段と、 Ｅ．この信号読取手段が読み取る論理値が一方の論理値
から他方の論理値に転換したことを検出して、位相補正
回路の遅延時間が信号読取回路の読み取りのタイミング
に合致したものとしてゲートを閉じるゲート制御手段
と、によって構成した位相補正回路を搭載したＩＣ試験
装置を提案する。

【００２１】この発明の請求項３では請求項２記載のＩ
Ｃ試験装置において、信号読取手段はストローブパルス
の供給によって入力されている信号の論理が比較電圧よ
り高いか低いかを判定して出力するコンパレータによっ
て構成され、ストローブパルスの印加タイミングにおい
て、信号読取手段が出力する論理値が反転したとき、請
求項２記載のゲートを閉じる制御を行う構成とした位相
補正回路を搭載したＩＣ試験装置を提案する。

【００２２】この発明の請求項４では請求項２または３
項記載のＩＣ試験装置の何れかにおいて、ゲート制御手
段は信号読取手段の論理値を読み取るレジスタによって
構成した位相補正回路を搭載したＩＣ試験装置を提案す
る。

【００２３】

【作用】この発明のタイミング校正方法及びこのタイミ
ング校正方法によって校正動作する位相補正回路を搭載
したＩＣ試験装置によれば、主制御器はカウンタ及びレ
ジスタを初期化した後にパターン発生器にパターン信号
の発生命令を出力すれば、その状態からカウタンが１テ
スト周期ごとに、クロックを１個ずつ計数し、その計数
値を位相補正回路に入力し、計数値に従って位相補正回
路の遅延時間を遅れ方向または進み方向に徐々に変化さ
せる。遅延時間が変化するごとに信号読取回路の出力の
論理値が反転するか否かを監視し、信号読取回路の出力
の論理値が反転したことによりゲートを閉じてカウンタ
の動作を停止させれば、そのカウンタに計数された値が
位相補正回路の求める遅延時間を決める校正値である。

【００２４】従って、この発明によれば主制御器はレジ
スタとカウンタをクリアして初期化する動作と試験パタ
ーン発生器にパターンの発生命令を出力する動作を１回
だけ実行すれば、その後は各テスト周期ごとにパターン
信号が発生し、そのパターン信号がクロックの計数値に
従って漸次遅れ方向または進み方向に変化し、その位相
の変化に伴って信読取手段が出力する論理値が反転した
ことにより、カウンタに対するクロックの供給を停止さ
せることができ、自動的に位相補正回路の遅延時間の校
正を完了することができる。

【００２５】よって、この発明によれば主制御器１１１
は レジスタの初期化（１μs ） カウンタの初期化（１μs ） パターン発生器にパターン信号の発生命令を出力す
る（１μs ）の動作を１回だけ実行し、その後１６回パ
ターン信号を発生させればよいから、一つの位相補正回
路１０の遅延時間を校正するに必要な時間ＴＭは一例と
して ＴＭ≒（１＋１＋１＋0.２５×１６）μs ＝４４８μs となり、従来より大幅に時間を短縮ことができる利点が
得られる。

【００２６】

【発明の実施の形態】図１にこの発明によるＩＣ試験装
置の要部の構成を示す。図５と対応する部分には同一符
号を付し、その重複説明は省略するが、この発明では位
相補正回路１０にカウンタ１５と、ゲート１６と、レジ
スタ１７を設けた構成を特徴とするものである。

【００２７】カウンタ１５はこの例では４つの出力端子
Ｑ₀ 〜Ｑ₃ を具備したカウンタを用いた場合を示す。こ
のカウンタ１５はクロック入力端子ＣＫにクロックが１
個入力されると、出力端子Ｑ₀ にＨ論理が出力され、２
個目のクロックが入力されると出力端子Ｑ₀ がＬ論理に
立下がり、代わって出力端子Ｑ₁ がＨ論理に立上がる。
３個目のクロックが入力されると、出力端子Ｑ₀ とＱ₁
がＨ論理となる、いわゆるバイナリーカウンタを用いる
ことができる。

【００２８】出力端子Ｑ₀ の出力を例えば１００Psの遅
延素子ＤＹ１の遅延時間を選択するか否かを制御するセ
レクタＳＥ１の制御端子Ｓに入力し、出力端子Ｑ₁ の出
力を２００Psの遅延素子ＤＹ２の遅延時間を選択するか
否かを制御するセレクタＳＥ２の制御端子Ｓに入力し、
出力端子Ｑ₂ の出力を４００Psの遅延時間を選択するか
否かを制御するセレクタＳＥ３の制御端子Ｓに入力し、
出力端子Ｑ₃ の出力を８００Psの遅延時間を選択するか
否かを制御するセレクタＳＥ４の制御端子Ｓに入力す
る。

【００２９】従って、カウンタ１５にクロックが１個入
力されるごとに、可変遅延回路１１はこの例では＋１０
０Psずつ遅延時間が増加する方向に変化し、１６個目の
クロックが入力されると最長遅延時間１５００Psの遅延
時間に設定される。カウンタ１５のクロック入力端子Ｃ
Ｋの入力側にはゲート１６が設けられ、このゲート１６
によりクロックＣＫ２の供給状態が制御される。つま
り、ゲート１６の一方の入力端子にはレジスタ１７の出
力端子Ｑから開閉制御信号が供給される。レジスタ１７
は例えばＤ型フリップフロップによって構成することが
でき、そのデータ入力端子Ｄに信号読取手段１４が読み
取った論理値を入力する。

【００３０】図２を用いてこの発明の要部の動作を説明
する。図２はカウンタ１５及びレジスタ１７がクリアさ
れた直後からゲート１６が閉じるまでの様子を示す。カ
ウンタ１５及びレジスタ１７がクリアされた時点ではカ
ウンタ１５の計数値は「０」である。従って、可変遅延
回路１１を構成するセレクタＳＥ１〜ＳＥ４は全て入力
端子Ａを選択した状態に制御され、遅延時間は最小値τ
₀ となる。この結果、ドライバ１１６から出力されるパ
ターン信号ＰＴＳ−１はテスト周期ＴＳ−１の初期位相
位置からτ₀ だけ遅延したタイミングでＨ論理に立上が
る。ストローブパルスＳＴＢは設定された遅延時間Ｔ₁
で信号読取手段１４に入力されるから、信号読取手段１
４はＨ論理を読み込む。これにより信号読取手段１４は
図２Ｄに示すようにＬ論理を出力する。

【００３１】テスト周期ＴＳ−１で１個目のクロックＣ
Ｋ２−１がゲート１６を通じてカウンタ１５に入力され
ると、セレクタＳＥ１の制御端子ＳにＨ論理が入力さ
れ、遅延素子ＤＹ１を通過した信号を選択して取り出す
状態に切り替わる。この結果、可変遅延回路１１の遅延
時間はこの例ではτ₀ ＋１００Psとなる。その後、クロ
ックＣＫ２がカウンタ１５に入力されるごとにカウンタ
１５の計数値が順次「２」，「３」，「４」・・・と＋
１ずつ増加し、これに伴って可変遅延回路１１の遅延時
間も＋１００Psずつ増加する方向に制御され、ドライバ
１１６から出力されるパターン信号（図２Ｂ参照）の位
相は順次遅れ方向にシフトされる。

【００３２】ストローブパルスＳＴＢの位相設定値はＴ
₁ に固定されているから、パターン信号の立上がりのタ
イミングはクロックＣＫ２の供給ごとにストローブパル
スＳＴＢの立上がりのタイミングに＋１００Psずつ順次
近づいていくことになる。図２の例では８個目のクロッ
クＣＫ２−８が入力され、カウンタ１５の計数値が
「８」になり、可変遅延回路１１の遅延時間がτ₀ ＋８
００Psに達した状態でパターン信号ＰＴＳ−９の立上が
りのタイミングがストローブパルスＳＴＢの立上がりの
タイミングＴ₁ より遅れた位相になった状態を示す。

【００３３】信号読取手段１４がＬ論理を読み取ると、
信号読取手段１４はＨ論理を出力する。このＨ論理をレ
ジスタ１７にクロックＣＫ１−９の立上がりのエッジで
取り込むことにより、レジスタ１７の出力はＬ論理から
Ｈ論理に反転し、ゲート１６を閉じる。この結果、９個
目のクロックＣＫ２−９はゲート１６の通過を阻止さ
れ、カウンタ１５の計数値は「８」の状態に維持され
る。これにより、位相補正回路１０の遅延時間はτ₀ ＋
８００Psの状態に校正されたことになる。

【００３４】なお、カウンタ１５の計数動作はテスト周
期ＴＳ−９で停止するが、パターン発生器１１２はパタ
ーン信号を１６回出力し、一つの位相補正回路１０の校
正を終了する。従って、この発明によれば 主制御器１１１がカウンタ１５の内容をクリアする
時間を１μs ， 主制御器１１１がレジスタ１７の内容をクリアする
時間を１μs ， 主制御器１１１がパターン発生器１１２にパターン
発生命令を出力し、パターンが発生され始めるまでの時
間を１μs ， パターン発生器１１２がパターン信号を１６回続け
て出力する時間を0.２５×１６＝４１μs ， とすると、一つの位相補正回路１０の遅延時間をストロ
ーブパルスＳＴＢの位相に合わせる校正を行う時間は、 １＋１＋１＋0.２５×１６＝７μs となる。

【００３５】従って、６４端子分の位相補正回路１０を
校正するには 約７μs ×６４＝４４８μs となり、従来の１０８８μs より約半分の時間で済むこ
とになる。図３にテストプロクラムＴＳＰＬＧと、この
テストプロクラムＴＳＰＬＧの実行中に呼び出されて校
正動作を実行する校正用プログラムＣＡＬＰＬＧと、こ
の校正用プログラムＣＡＬＰＬＧから呼び出されてパタ
ーン発生器１１２を動作させるパターン発生用プロクラ
ムＰＧＰＬＧの概要を示す。

【００３６】テストプロクラムＴＳＰＬＧの実行中に校
正用プログラムＣＡＬＰＬＧが読み出されると、校正用
プログラムＣＡＬＰＬＧが実行される。校正用プログラ
ムＣＡＬＰＬＧは、 主制御器１１１がカウンタ１５をクリアする。 主制御器１１１がレジスタ１７をクリアする。

【００３７】 主制御器１１１がパターン発生器１１
２に校正用パターン発生命令を出力し、校正用パターン
を発生させる。を実行する。 パターン発生器１１２は校正用パターンを１６回出
力する。を実行し、一つの位相補正回路１０の校正を終
了する。

【００３８】なお、上述ではカウンタ１５のクリアに１
μs ，レジスタ１７のクリアに１μs ，パターン発生器
１１２にパターン発生命令を入力し、パターンを発生さ
せるまでの時間を１μs ，１６回のパターン発生時間を
0.２５μs としたが、これらの各時間は一例であり、必
ずしもこの時間に限定されるものでないことは容易に理
解できよう。

【００３９】また、上述ではカウンタ１５を加算カウン
タとした場合を説明したが、減算カウンタを用いること
により、位相補正回路１０の遅延時間を最大遅延時間か
ら漸次減少させる方向にシフトさせる構成も採ることが
できる。

【００４０】

【発明の効果】以上説明したように、この発明によれば
位相補正回路１０にカウンタ１５と、ゲート１６及びレ
ジスタ１７を設けるだけの簡単な構成により、校正に要
する時間を半減することができる。従って、テストプロ
グラムＴＳＰＬＧの中に校正用プログラムＣＡＬＰＬＧ
が多数回にわたって呼び出しされても校正に要する時間
が短くて済むため、テスト時間も短くできる利点が得ら
れ、スループットの向上が達せられる大きな利点が得ら
れる。

【図面の簡単な説明】

【図１】この発明の要部の構成を説明するためのブロッ
ク図。

【図２】図１の動作を説明するためのタイミングチャー
ト。

【図３】この発明によるＩＣ試験装置を動作させるため
のプログラムの概要を説明する流れ図。

【図４】ＩＣ試験装置の概要を説明するためのブロック
図。

【図５】図４に示したＩＣ試験装置の波形フォーマッタ
に設けられる位相補正回路の構成及び動作を説明するた
めのブロック図。

【図６】図５に示した位相補正回路の動作を説明するた
めのタイミングチャート。

【図７】従来のＩＣ試験装置で用いられているテストプ
ログラムと、校正用プログラム、パターン発生用プログ
ラムの概要を説明するための図。

【符号の説明】

１０ 位相補正回路 １１ 可変遅延回路 ＳＥ１〜ＳＥ４ セレクタ ＤＹ１〜ＤＹ４ 遅延素子 １３ リレーマトリクス １４ 信号読取手段 １５ カウンタ １６ ゲート １７ レジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 被試験ＩＣの各端子に与える試験パター
   ン信号の位相を制御する位相補正回路の遅延時間を、信
   号読取手段に供給するストローブパルスの印加タイミン
   グの近傍に校正する校正方法において、 位相補正回路にカウンタを設け、このカウンタにテスト
   周期ごとに発生するクロックを計数させ、この計数値に
   従って上記位相補正回路の遅延時間を増加方向又は減少
   方向の何れか一方に変更させて上記位相補正回路を通過
   して上記信号読取手段に入力される試験パターン信号の
   位相を遅れ方向または進み方向の何れか一方にシフトさ
   せ、上記信号読取手段の出力の論理が反転したことを検
   出して試験パターン信号の位相が上記ストローブパルス
   の印加タイミングを横切ったと判定させ、上記カウンタ
   の計数動作を停止させることを特徴とするタイミング校
   正方法。
2. 【請求項２】 Ａ．遅延素子を通過した信号と遅延素子
   を通過しない信号の何れか一方を選択して出力するセレ
   クタが複数縦続接続されて構成された位相補正回路を具
   備し、この位相補正回路の遅延時間に従って被試験ＩＣ
   の各端子に印加される試験パターン信号の位相を所望の
   位相に設定するＩＣ試験装置において、 Ｂ．上記位相補正回路に設けられ、上記ＩＣ試験装置の
   テスト周期ごとに出力されるクロックを計数し、その計
   数値を上記位相補正回路を構成するセレクタに設定信号
   として与え、上記位相補正回路を通過する試験パターン
   信号の位相を上記テスト周期ごとに順次遅れ方向または
   進み方向に変化させる制御を行うカウンタと、 Ｃ．このカウンタに供給するクロックを開閉制御するゲ
   ートと、 Ｄ．上記位相補正回路を通過した試験パターン信号の論
   理値を所定のタイミングで読み取る信号読取手段と、 Ｅ．この信号読取手段が読み取る論理値が一方の論理値
   から他方の論理値に転換したことを検出して、上記位相
   補正回路の遅延時間が上記信号読取回路の読み取りのタ
   イミングに合致したものとして上記ゲートを閉じるゲー
   ト制御手段と、によって構成した位相補正回路を搭載し
   たことを特徴とするＩＣ試験装置。
3. 【請求項３】 請求項２記載のＩＣ試験装置において、
   上記信号読取手段はストローブパルスの供給によって入
   力されている信号の論理が比較電圧より高いか低いかを
   判定して出力するコンパレータによって構成され、スト
   ローブパルスの印加タイミングにおいて、上記信号読取
   手段が出力する論理値が反転したとき、上記ゲートを閉
   じる制御を行う構成とした位相補正回路を搭載したこと
   を特徴とするＩＣ試験装置。
4. 【請求項４】 請求項２または３項記載のＩＣ試験装置
   の何れかにおいて、上記ゲート制御手段は上記信号読取
   手段の論理値を読み取るレジスタによって構成した位相
   補正回路を搭載したことを特徴とするＩＣ試験装置。