WO2005066646A1 - タイミングクロック校正方法 - Google Patents

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WO2005066646A1
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Masaru Doi
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    • G01R31/31937—Timing aspects, e.g. measuring propagation delay

Definitions

  • the present invention relates to a timing clock calibration method.
  • the present invention relates to a timing clock calibrating method for calibrating a timing clock generator that generates a timing clock indicating a timing at which a test signal is supplied to a device under test.
  • a test apparatus for testing a semiconductor device generates a timing clock for generating a timing clock for generating an arbitrary waveform, which is a basic function of the test apparatus, and generates a shift clock for linearizing the timing clock.
  • the timing clock generation unit includes a variable timing delay unit configured by a variable delay circuit, and a linearization memory that stores a set value for selecting a delay path of the variable delay circuit, and that controls the delay path in real time.
  • An arbitrary timing clock is generated by switching with.
  • the shift clock generator has a phase synchronization circuit and generates a shift clock of an arbitrary phase. Then, while comparing the timing clock with the shift clock by the timing clock's shift clock phase comparison unit, the phase of the timing clock is determined based on the assumption that the shift clock has high-precision phase linearity.
  • the phase of the timing clock is linearized by adjusting to the phase of the linear clock, and the set value stored in the linear rice memory is set.
  • an object of the present invention is to provide a timing clock calibration method that can solve the above-mentioned problems. This object is achieved by a combination of the features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a timing clock generator that generates a timing clock indicating a timing at which a test signal is supplied to a device under test by delaying a reference clock, and a phase synchronization circuit are used.
  • Shift clock generator that generates a shift clock that is used to calibrate the timing clock generator, and timing that compares the phase of the shift clock generated by the shift clock generator with the timing clock generated by the timing clock generator.
  • a timing clock calibration method for calibrating a timing clock generation unit in a test apparatus including a clock and a shift clock phase comparison unit, wherein the timing clock is adjusted by using the shift clock while changing the shift amount of the edge of the shift clock.
  • the shift clock calibration stage for calibrating the shift amount of the edge of the shift clock by the shift clock generation unit based on the period of the timing clock, and the shift clock generation unit calibrated in the shift clock calibration stage perform the shift clock generation.
  • the shift clock generator includes a reference clock that compares a high-level time or a low-level time between a reference signal corresponding to the reference clock and a shift signal corresponding to the shift clock.
  • a voltage-controlled oscillator that changes the shift amount of the edge of the shift clock according to the comparison result by the shift clock phase comparator, and a reference clock.
  • the input signal is applied to the shift signal input to the shift clock phase comparator.
  • a pulse control unit for changing the shift amount of the edge of the shift clock by superimposing, the shift clock calibrating step includes: a reference clock, an input node superimposed on the shift signal input to the shift clock phase comparator; ⁇ The number of shifts per unit time is sequentially changed to reduce the shift amount of the edge of the shift clock.
  • the timing clock generator includes a timing variable delay unit including a plurality of variable delay circuits for sequentially delaying the reference clock, and a timing variable delay unit for obtaining the delay time in association with the delay time of the reference clock.
  • a linearization memory for holding the set value, and in the timing clock calibration step, by sequentially changing the set value of the timing variable delay unit, while changing the delay amount of the timing clock, a predetermined shift is performed.
  • a shift clock edge detection step for detecting the edge of the shift clock whose amount has been shifted, and a setting when the timing clock edge coincides with the shift clock edge in association with the delay time that is a predetermined shift amount.
  • the amount of delay to calibrate the amount of timing clock delay by holding the value in Linear Rice 'memory Yo Le also have a positive stage.
  • the timing clock generation unit delays the reference clock to generate a plurality of timing clocks, respectively, and generates a plurality of timing clocks and skews the plurality of timing clocks generated by the plurality of timing variable delays.
  • a plurality of skew variable delay units for respectively delaying a plurality of timing clocks for adjustment, the timing clock's shift clock phase comparison unit is provided with a plurality of timing variables with the shift clock generated by the shift clock generation unit.
  • the delay section may have a plurality of timing comparing sections for comparing phases with a plurality of timing clocks generated respectively. Then, the timing clock calibration method adjusts the delay amounts of the plurality of skew variable delay sections, respectively, so that the phases of the plurality of timing clocks generated by the plurality of variable timing delay sections are almost equal in the plurality of timing comparison sections.
  • the shift clock calibrating step includes a step of calibrating a shift amount of an edge of the shift clock with reference to a period of one timing clock of the plurality of timing clocks.
  • the method includes a step of calibrating delay amounts required to delay each of the plurality of timing clocks by a predetermined shift amount with reference to the phases of the plurality of timing clocks adjusted in the delay amount adjusting step. May be.
  • the timing clock generator includes a timing variable delay unit that delays the reference clock to generate the timing clock, and a timing clock that adjusts a skew of the timing clock generated by the timing variable delay unit.
  • a skew variable delay unit for delaying wherein the timing clock shift clock phase comparison unit compares a phase between the shift clock generated by the shift clock generation unit and the timing clock generated by the timing variable delay unit. It may have a timing comparison unit to compare.
  • the timing clock calibration method further includes a delay amount adjusting step of adjusting a delay amount of the skew variable delay unit to adjust a phase of the timing clock generated by the timing variable delay unit in the timing comparison unit.
  • the step of calibrating the shift clock includes a step of calibrating a shift amount of an edge of the shift clock with reference to a cycle of the timing clock, and the timing clock calibrating step includes adjusting the timing clock adjusted in the delay amount adjusting step. And a step of calibrating a delay amount necessary to delay the timing clock by the predetermined shift amount based on the phase of the timing clock.
  • a plurality of timing variable delay units for generating a timing clock indicating a timing at which a test signal is supplied to a device under test by delaying a reference clock;
  • the skew of the plurality of timing clocks generated by the variable delay unit is adjusted.
  • the plurality of skew variable delay units for delaying the plurality of timing clocks, respectively, and the plurality of timing variable delay units are calibrated using the phase synchronization circuit.
  • a plurality of timings for comparing the phases of the shift clock generated by the shift clock generator and the plurality of timing clocks generated by the plurality of timing variable delay units, respectively.
  • a plurality of timing A timing clock calibration method for calibrating a variable delay unit comprising: a plurality of skew variable delay units that allow a plurality of timing clocks generated by a plurality of timing variable delay units to be substantially equal in a plurality of timing comparison units.
  • the plurality of timing clocks adjusted in the delay amount adjusting stage are detected. Multiple timings based on the timing clock phase And a timing clock calibration step of each Calibration delay amount required for delaying the respective clock by a predetermined shift amount.
  • the present invention it is possible to provide a timing clock calibration method for linearizing a timing clock with high accuracy and in a short time.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100.
  • FIG. 2 is a diagram showing an example of a configuration of a shift clock generator 116.
  • FIG. 3 is a diagram showing a timing chart of a shift clock generator 116.
  • FIG. 4 is a diagram showing an example of a configuration of a timing clock generation unit 110 and a timing clock ′ shift clock phase comparison unit 11 2.
  • FIG. 5 is a diagram showing an example of a flow of a timing clock calibration method.
  • FIG. 6 is a diagram illustrating a delay adjustment stage (S100).
  • Plant 7 is a diagram illustrating the step of measuring the number of inserted pulses (S204).
  • FIG. 8 is a diagram showing a relationship between the phase of a shift clock and the number of input pulses.
  • FIG. 1 shows an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 includes a pattern generation unit 102, a waveform shaping unit 104, a determination unit 106, a comparison unit 108, a timing clock generation unit 110, a timing clock 'shift clock phase comparison unit 112, a reference clock generation unit 114, and a shift clock generation unit. It has 116.
  • the reference clock generator 114 generates a reference clock that is used as a reference when the test device 100 tests the device under test 150. Then, the timing clock generator 110 delays the reference clock to supply the test signal generated by the pattern generator 102 to the device under test 150 for generating an arbitrary waveform which is a basic function of the test apparatus 100. Is generated. Further, shift clock generating section 116 generates a shift clock used for calibrating timing clock generating section 110 using a phase locked loop such as a PLL (Phase Locked Loop) circuit. The timing clock. The shift clock phase comparison unit 112 compares the shift clock generated by the shift clock generation unit 116 with the shift clock. Then, the phase of the timing clock is compared with the timing clock generated by the timing clock generator 110, and the phase of the timing clock is calibrated using the shift clock.
  • PLL Phase Locked Loop
  • the pattern generating section 102 generates a test signal for testing the device under test 150. Further, the waveform shaping unit 104 shapes the waveform of the test signal generated by the pattern generating unit 102, and supplies the test signal to the device under test 150 based on the timing clock generated by the timing clock generating unit 110. Next, based on the timing clock generated by the timing clock generator 110, the comparator 108 outputs the output signal output by the device under test 150 in response to the test signal, and outputs the output signal by the device under test 150 in response to the test signal. It compares with the expected value of the output signal to be output and outputs the comparison result. Then, the determination unit 106 determines the acceptability of the device under test 150 based on the comparison result output by the comparison unit 108.
  • the shift amount of the shift clock is calibrated based on the timing clock, so that the timing The clock phase can be calibrated with high accuracy. Therefore, the device under test 150 can be accurately tested, and the quality of the device under test 150 can be appropriately determined.
  • FIG. 2 shows an example of the configuration of the shift clock generator 116 according to the present embodiment.
  • the shift clock generator 116 includes a voltage controlled oscillator 200, a plurality of T flip-flop circuits 202a-202d, a plurality of T flip-flop circuits 204a-204d, a flip-flop circuit 206, a flip-flop circuit 208, an AND circuit 210, and a logic circuit 210.
  • An OR circuit 212, an OR circuit 214, a reference clock 'shift clock phase comparator 216, a plurality of flip-flop circuits 218a to 218g, an AND circuit 220, an AND circuit 222, and a flip-flop circuit 224 are provided.
  • SCLK and 1Z16SCLK of the present embodiment are examples of the shift clock of the present invention
  • REFCLK and 1 / 16REFCLK of the present embodiment are examples of the reference clock of the present invention
  • PDOUTA of the present embodiment is an example of the shift signal of the present invention
  • PDOUTB of the present embodiment is an example of the reference signal of the present invention.
  • the reference clock 'shift clock phase comparison unit 216 compares the high-level or low-level time between PDOUT A corresponding to 1Z16SCLK and PDOUTB corresponding to 1Z16REFCLK, and the pulse areas of PDOUTA and PDOUTB become equal. To the comparison result. Output the same control signal.
  • the voltage controlled oscillator 200 receives the control signal output from the reference clock ′ shift clock phase comparator 216 and changes the shift amount of the SCLK edge according to the comparison result by the reference clock ′ shift clock phase comparator 216.
  • the pulse control section 228 changes the shift amount of the SCLK edge by superimposing an input pulse on PDOUT A input to the reference clock 'shift clock phase comparison section 216. Further, the pulse collect memory 226 holds the number of input pulses to be superimposed on PD OUTA per unit time in association with the shift amount of SCLK. For example, the number of cycles of the SCLK and the number of cycles of the input pulse are held and checked.
  • FIG. 3 shows a timing chart of the shift clock generator 116 according to the present embodiment.
  • FIG. 3A shows a timing chart in the case where the input pulse is locked in a state where the input pulse is not superimposed on PDOUTA.
  • FIG. 3 (b) shows a timing chart in the case where the input pulse is locked with the input pulse superimposed on PDOUTA.
  • the voltage control oscillator 200 controls the shift amount based on the control signal output from the reference clock shift clock phase comparator 216 and outputs SCLK.
  • the T flip-flop circuits 202a to 202d are connected in series, and sequentially latch and output an H level signal based on the SCLK output from the voltage controlled oscillator 200. That is, the T flip-flop circuits 202a to 202d output a 1/16 SCLK obtained by dividing the frequency of the SCLK output from the voltage controlled oscillator 200.
  • the T flip-flop circuits 204a to 204d are connected in series, and sequentially latch and output an H level signal based on REFCLK generated by the reference clock generation unit 114. That is, the T flip-flop circuits 204a to 204d output 1/16 REFCLK obtained by dividing the REFCLK generated by the reference clock generating unit 114.
  • the flip-flop circuit 206 uses an inverted signal of an AND operation result of the output A of the flip-flop circuit 206 and the output B of the flip-flop circuit 208 by the AND circuit 210 as a enable signal, Based on 1Z16SCLK output from the circuit 202d, latch the H level signal and output A.
  • the flip-flop circuit 208 uses the inverted signal of the logical product of the output A of the flip-flop circuit 206 and the output B of the flip-flop circuit 208 by the logical product circuit 210 as an enable signal to generate a T flip-flop. Based on 1/16 REFCLK output from the top circuit 204d, the H level signal is latched and B is output. That is, the output A of the flip-flop circuit 206 and the output B of the flip-flop circuit 208 are reset when both become H logic.
  • the flip-flop circuits 218a and 218g are connected in series, and sequentially latch and output 1 / 16REFCLK output from the T flip-flop circuit 204d based on REFCLK generated by the reference clock generation unit 114. That is, each of the flip-flop circuits 218a to 218g delays the phase of 1/16 REFCLK by one cycle of REFCLK.
  • the logical product circuit 220 calculates the logical product of the 1/16 REFCLK output from the T flip-flop circuit 204d and the inverted signal of the signal output from the flip-flop circuit 218d and whose 1/16 REFCLK phase is delayed by four REFCLK cycles. The operation result of is output.
  • the AND circuit 222 is composed of a signal output from the flip-flop circuit 218e and having a 1/16 REFCLK phase delayed by 5 cycles of REFCLK, and a signal output from the flip-flop circuit 218g and a 1/16 REFCLK phase having 7 cycles of REFCLK.
  • the operation result of the AND operation of the inverted signal of the signal delayed by the minute and the insertion request output by the pulse control unit 228 is output.
  • the flip-flop circuit 224 latches and outputs the output of the AND circuit 222 based on the REFCLK generated by the reference clock generator 114.
  • the insertion request is not set by the pulse control unit 228, and the logical product circuit 222 generates the logical sum operation result. Since an L level signal is output, the flip-flop circuit 224 outputs an L level signal and no insertion pulse is output. On the other hand, if the insertion pulse is superimposed on PDOUTA and locked, the input request is set by the pulse control unit 228, and the AND circuit 222 outputs the H level as the operation result of the OR operation. Since the signal is output, flip-flop circuit 224 outputs an H-level signal, and an input pulse is output.
  • the OR circuit 212 performs an OR operation on the output A of the flip-flop circuit 206 and the input pulse output from the flip-flop circuit 224, and compares the operation result PDOUTA with the reference clock 'shift clock phase. Supply to section 216. If the input noise is not superimposed on PDOUTA and locked, the OR circuit 212 outputs the flip-flop. The output A of the circuit 206 is supplied to the reference clock. Shift clock phase comparator 216 as PDOUTA, which is the operation result of the OR circuit 212. On the other hand, when the insertion pulse is superimposed on PDOUTA and locked, the OR circuit 212 superimposes the input pulse output from the flip-flop circuit 224 on the output A of the flip-flop circuit 206.
  • the signal is supplied to the reference clock shift clock phase comparator 216 as PDOUTA.
  • the OR circuit 214 performs an OR operation on the output B of the flip-flop circuit 208 and the output of the AND circuit 220, and supplies the operation result PDOUTB to the reference clock shift clock phase comparator 216. I do.
  • the input request is output from the pulse control unit 228, and the input pulse output from the flip-flop circuit 224 is superimposed on PDOUTA, so that the pulse area of PDOUTA and PDOUTB is reduced.
  • the reference clock shift clock phase comparator 216 causes the voltage control oscillator 200 to control the pulse areas of PDOUTA and PDOUTB to be equal.
  • the shift amount of SCLK can be controlled, and the shift amount of 1/16 SCLK supplied to the timing clock and shift clock phase comparator 112 can be controlled.
  • 1/16 SCLK can be shifted by 0.98 ps by inserting a once-input pulse into PDOUTA at 8192 cycles of SCLK. Then, by inserting an insertion pulse into PDOUTA in every cycle of SCLK, 1/16 SCLK can be shifted by 8 ns which is the pulse width of the insertion pulse.
  • FIG. 4 shows an example of the configuration of the timing clock generator 110 and the timing clock's shift clock phase comparator 112 according to the present embodiment.
  • the timing clock generator 110 has a plurality of timing generators 400a-400x, a plurality of generalization memos 402a-402x, a plurality of timing variable delay units 404a 404x, and a plurality of skew variable delay units 406a 406x.
  • the timing clock 'shift clock phase comparing unit 112 has a plurality of timing comparing units 407a and 407x.
  • Each of the timing comparison units 407a and 407x includes each of the flip-flop circuits 408a to 408x, each of the AND circuits 410a to 410x, and each of the counters 412a to 412x.
  • the timing generators 400a to 400x are circuits for extracting a pulse at an arbitrary position from the reference clock (REFCLK) generated by the reference clock generator 114, and have a delay resolution equal to or longer than the period of the reference clock.
  • the timing variable delay units 404a to 404x include a plurality of variable delay circuits for sequentially delaying the reference clocks cut out by the timing generation units 400a and 400x, respectively, and generate a plurality of timing clocks.
  • the linearization memories 402a to 402x hold set values for setting the delay paths of the timing variable delay units 404a to 404x for obtaining the delay time in association with the delay time of the reference clock.
  • Re-realize memory 402a A timing clock for generating an arbitrary waveform, which is a basic function of the test apparatus 100, by switching the delay path of the variable timing delay unit 404a 404x in real time based on the set value held by the 402. Occurs.
  • the skew variable delay units 406a and 406x respectively delay a plurality of timing clocks that adjust the skew of the plurality of timing clocks generated by the plurality of timing variable delay units 404a to 404x.
  • the timing comparison units 407a to 407x include a shift clock (1/16 SCLK) generated by the shift clock generation unit 116, a plurality of variable timing delay units 404a to 404x, and a plurality of variable skew delay units 406a.
  • the flip-flop circuits 408a to 408x latch and output the timing clocks output by the skew variable delay units 406a to 406x based on the shift clock generated by the shift clock generation unit 116.
  • the AND circuits 410a to 410x output the operation result of the AND operation between the respective outputs of the flip-flop circuits 408a to x and the shift clock generated by the shift clock generator 116.
  • the counters 412a and 412x count the number of times that each of the AND circuits 410a to 410x outputs an H level signal. For example, when the phase of the shift clock and the phase of the timing clock are compared a plurality of times while the shift amount of the edge of the shift clock and the delay amount of the timing clock are fixed, the counter 412a and the count power of the 412x, When the number of comparisons with the lock is about half, it is determined that the phases of the shift clock and the timing clock match.
  • FIG. 5 shows an example of the flow of the timing clock calibration method according to the present embodiment.
  • FIG. 9 is a diagram illustrating a delay amount adjustment step (S100) according to the present embodiment.
  • FIG. 7 is a diagram illustrating the step of measuring the number of inserted pulses (S204) according to the present embodiment.
  • the plurality of timing clocks generated by the plurality of timing variable delay units 404 a to 404 x are respectively substantially equalized by the plurality of timing comparison units 407 a to 407 x.
  • the delay amounts of the skew variable delay units 406a and 406x are adjusted. More specifically, the timing clock's shift clock phase comparator 112 detects the phases of a plurality of timing clocks generated by the timing clock generator 110 with the shift clock generated by the shift clock generator 116, and Detects the timing clock late. Then, by changing the shift amount of the shift clock, the phase of the shift clock is made to coincide with the phase of the detected timing clock. Then, as shown in FIG. 6, the delay amounts of the plurality of skew variable delay units 406a to 406x that adjust the phases of other timing clocks of the detected timing clock to the phase of the shift clock are adjusted.
  • the shift clock generation unit 116 changes the shift amount of the edge of the shift clock, and arbitrarily selects a plurality of timing clocks using the shift clock. Detects the edge of one timing clock multiple times. Thus, the shift amount of the edge of the shift clock by the shift clock generating unit 116 is calibrated based on the cycle of the timing clock. More specifically, in the timing clock edge detection stage (S202), the number of insertion pulses superimposed on the PDO UTA input to the reference clock shift clock phase comparison unit 216 is sequentially changed to change the number of insertion pulses per unit time. The edge of the timing clock is detected a plurality of times while changing the shift amount of the edge of the clock.
  • the shift amount of the edge of the shift clock is superimposed on PDOUTA in order to change by a predetermined period of the timing clock.
  • Measure the number of incoming pulses For example, as shown in FIG. 7, when the frequency of REFCLK is 250 MHz, the number of input pulses to be superimposed on the shift signal in order to change the shift amount of the edge of the shift clock by a half cycle (4 ns) of the timing clock. As measured, 4096+.
  • the shift amount calculation step (S206) the measurement is performed in the input pulse number measurement step (S204).
  • the shift amount of the edge of the shift clock by one insertion pulse superimposed on the shift signal is calculated based on the number of the inserted pulses and the time of the predetermined period of the timing clock, thereby shifting the edge of the shift clock. Calibrate the quantity.
  • the shift clock generator 116 calibrated in the shift clock calibration stage (S 200) outputs the input pulse number measured in the input pulse number measurement stage (S 204).
  • the edges of the shift clock are sequentially generated by shifting a predetermined shift amount.
  • the delay required to delay each of the timing clocks by a predetermined shift amount with reference to the phases of the timing clocks adjusted in the delay amount adjustment step (S100). Calibrate the amounts individually.
  • the shift clock edge detection step (S402) the set values of the variable timing delay units 404a-404x are sequentially changed based on the set values held by the linearization memories 402a-402x.
  • the delay path is switched to detect the edge of the shift clock shifted by a predetermined shift amount while changing the delay amounts of a plurality of timing clocks.
  • the set value at the time when the edge of the timing clock coincides with the edge of the shift clock is associated with the delay time which is a predetermined shift amount, and the linear rice memory 402a— Calibrating the delay amounts of a plurality of timing clocks by holding them at 402x.
  • FIG. 8 shows the relationship between the phase of the shift clock and the number of insertion pulses according to the present embodiment.
  • the horizontal axis represents the number of incoming pulses
  • the vertical axis represents the phase of the shift clock.
  • the straight line a represents the relationship between the ideal shift clock phase and the number of input pulses
  • the curve b represents the relationship between the actual shift clock phase and the number of input pulses
  • the straight line c Represents the relationship between the phase of the first-order linearly corrected shift clock and the number of input pulses.
  • the skews 11N are matched by using the skew variable delay units 406a 406x, so that the timing clock / shift clock Of a plurality of timing clocks input to the phase comparator 112.
  • the phase range of the shift clock to be used can be narrowed, so that the linearity error can be minimized, the timing clock can be linearized with high accuracy, and the time required for linearizing the timing clock can be shortened. Can shrink force.

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Abstract

　タイミングクロックを校正するタイミングクロック校正方法であって、シフトクロックのエッジのシフト量を変化させながら、タイミングクロックのエッジを複数回検出することにより、タイミングクロックの周期を基準として、シフトクロックのエッジのシフト量を校正する段階と、校正されたシフトクロック発生部がシフトクロックのエッジを所定のシフト量をシフトさせて発生する段階と、タイミングクロックの遅延量を変化させながら、所定のシフト量をシフトされたシフトクロックのエッジを検出することにより、タイミングクロックを所定のシフト量分だけ遅延させるために必要な遅延量を校正する段階とを備える。

Description

明 細 書
タイミングクロック校正方法
技術分野
[0001] 本発明は、タイミングクロック校正方法に関する。特に本発明は、試験信号を被試 験デバイスに供給するタイミングを示すタイミングクロックを発生するタイミングクロック 発生部を校正するタイミングクロック校正方法に関する。
[0002] 文献の参照による組み込みが認められる指定国については、下記の出願に記載さ れた内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願 2004—4733 出願日 平成 16年 1月 9日
背景技術
[0003] 半導体デバイスを試験する試験装置は、試験装置の基本機能である任意波形発 生のためのタイミングクロックを発生するタイミングクロック発生部と、タイミングクロック をリニアライズするためのシフトクロックを発生するシフトクロック発生部と、タイミングク ロックとシフトクロックとの位相を比較するタイミングクロック 'シフトクロック位相比較部 とを備える。
[0004] タイミングクロック発生部は、可変遅延回路で構成されたタイミング可変遅延部と、 可変遅延回路の遅延経路を選択するための設定値を格納するリニアライズメモリとを 有し、遅延経路をリアルタイムで切り替えることにより任意のタイミングクロックを発生さ せる。また、シフトクロック発生部は、位相同期回路を有し、任意の位相のシフトクロッ クを発生させる。そして、タイミングクロック 'シフトクロック位相比較部によりタイミングク ロックとシフトクロックとを比較しながら、シフトクロックが高精度の位相線形性を持って レ、ることを前提として、タイミングクロックの位相をシフトクロックの位相に合わせ込んで レ、くことによりタイミングクロックの位相をリニアライズし、リニアライス 'メモリが格納する 設定値を設定する。
[0005] 現時点で先行技術文献の存在を認識してレ、なレ、ので、先行技術文献に関する記 載を省略する。
発明の開示 発明が解決しょうとする課題
[0006] 近年の半導体デバイスの高速化に伴レ、、試験装置においても高精度のタイミングク ロックの発生が要求されている。し力 ながら、従来の試験装置では、シフトクロック発 生部が発生するシフトクロックが高精度の位相線形性を持っていることを前提として、 シフトクロックを基準としてタイミングクロックの位相をリニアライズしているため、シフト クロックが微小な位相線形誤差を有する場合には、高精度にタイミングクロックの位相 をリニアライズすることができないという問題がある。
[0007] そこで本発明は、上記の課題を解決することができるタイミングクロック校正方法を 提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特 徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規 定する。
課題を解決するための手段
[0008] 本発明の第 1の形態によると、基準クロックを遅延させることによって、試験信号を被 試験デバイスに供給するタイミングを示すタイミングクロックを発生するタイミングクロッ ク発生部と、位相同期回路を用いてタイミングクロック発生部を校正するために用いる シフトクロックを発生するシフトクロック発生部と、シフトクロック発生部が発生したシフ トクロックとタイミングクロック発生部が発生したタイミングクロックとの位相を比較するタ イミングクロック 'シフトクロック位相比較部とを備える試験装置において、タイミングク ロック発生部を校正するタイミングクロック校正方法であって、シフトクロックのエッジの シフト量を変化させながら、シフトクロックを用いて、タイミングクロックのエッジを複数 回検出することにより、タイミングクロックの周期を基準として、シフトクロック発生部に よるシフトクロックのエッジのシフト量を校正するシフトクロック校正段階と、シフトクロッ ク校正段階において校正されたシフトクロック発生部がシフトクロックのエッジを所定 のシフト量をシフトさせて発生するシフトクロックシフト段階と、タイミングクロックの遅延 量を変化させながら、タイミングクロックを用いて、シフトクロックシフト段階において所 定のシフト量をシフトされたシフトクロックのエッジを検出することにより、タイミングクロ ックを所定のシフト量分だけ遅延させるために必要な遅延量を校正するタイミングクロ ック校正段階とを備える。 [0009] シフトクロック発生部は、基準クロックに対応する基準信号とシフトクロックに対応す るシフト信号とのハイレベル又はローレベルの時間を比較する基準クロック 'シフトクロ ック位相比較部と、基準クロック 'シフトクロック位相比較部による比較結果に応じて、 シフトクロックのエッジのシフト量を変化させる電圧制御発振部と、基準クロック 'シフト クロック位相比較部に入力されるシフト信号に揷入ノ^レスを重畳することによってシフ トクロックのエッジのシフト量を変化させるパルスコントロール部とを有し、シフトクロック 校正段階は、基準クロック 'シフトクロック位相比較部に入力されるシフト信号に重畳 される揷入ノ^レスの単位時間当たり数を順次変化させることによって、シフトクロック のエッジのシフト量を変化させながら、タイミングクロックのエッジを複数回検出するタ イミングクロックエッジ検出段階と、タイミングクロックエッジ検出段階における検出結 果に基づレ、て、シフトクロックのエッジのシフト量をタイミングクロックの所定周期分変 化させるためにシフト信号に重畳すべき挿入パルスの数を測定する挿入パルス数測 定段階と、挿入パルス数測定段階にぉレ、て測定した挿入ノ^レスの数、及びタイミング クロックの所定周期分の時間に基づいて、シフト信号に重畳される挿入パルス 1つに よるシフトクロックのエッジのシフト量を算出することにより、シフトクロックのエッジのシ フト量を校正するシフト量算出段階とを有してもよい。
[0010] タイミングクロック発生部は、基準クロックを順次遅延させる複数の可変遅延回路を 含むタイミング可変遅延部と、基準クロックの遅延時間に対応づけて、遅延時間を得 るためのタイミング可変遅延部の設定値を保持するリニアライズメモリとを有し、タイミ ングクロック校正段階は、タイミング可変遅延部の設定値を順次変化させることによつ て、タイミングクロックの遅延量を変化させながら、所定のシフト量がシフトされたシフト クロックのエッジを検出するシフトクロックエッジ検出段階と、所定のシフト量である遅 延時間に対応づけて、タイミングクロックのエッジとシフトクロックのエッジとがー致する ときの設定値を、リニアライス 'メモリに保持させることにより、タイミングクロックの遅延量 を校正する遅延量校正段階とを有してもょレ、。
[0011] シフトクロックシフト段階は、揷入パルス数測定段階において測定した揷入パルス の数以下の数の揷入パルスをシフト信号に重畳することによって、シフトクロックのェ ッジを所定のシフト量をシフトさせる段階を含んでもよい。 [0012] タイミングクロック発生部は、基準クロックをそれぞれ遅延させて複数のタイミングク ロックをそれぞれ発生する複数のタイミング可変遅延部と、複数のタイミング可変遅延 部がそれぞれ発生した複数のタイミングクロックのスキューを調整すべく、複数のタイ ミングクロックをそれぞれ遅延させる複数のスキュー可変遅延部とを有し、タイミングク ロック'シフトクロック位相比較部は、シフトクロック発生部が発生したシフトクロックと複 数のタイミング可変遅延部がそれぞれ発生した複数のタイミングクロックとの位相をそ れぞれ比較する複数のタイミング比較部を有してもよい。そして、タイミングクロック校 正方法は、複数のタイミング可変遅延部がそれぞれ発生した複数のタイミングクロック の位相を、複数のタイミング比較部において略等しくすべぐ複数のスキュー可変遅 延部の遅延量をそれぞれ調整する遅延量調整段階をさらに備え、シフトクロック校正 段階は、複数のタイミングクロックのうちの 1つのタイミングクロックの周期を基準として シフトクロックのエッジのシフト量を校正する段階を有し、タイミングクロック校正段階 は、遅延量調整段階において調整された複数のタイミングクロックの位相を基準とし て、複数のタイミングクロックのそれぞれを所定のシフト量分だけ遅延させるために必 要な遅延量をそれぞれ校正する段階を有してもよい。
[0013] タイミングクロック発生部は、前記基準クロックを遅延させて前記タイミングクロックを 発生するタイミング可変遅延部と、前記タイミング可変遅延部が発生した前記タイミン グクロックのスキューを調整すベぐ前記タイミングクロックを遅延させるスキュー可変 遅延部とを有し、前記タイミングクロック 'シフトクロック位相比較部は、前記シフトクロ ック発生部が発生した前記シフトクロックと前記タイミング可変遅延部が発生した前記 タイミングクロックとの位相を比較するタイミング比較部を有してもょレ、。タイミングクロ ック校正方法は、前記タイミング可変遅延部が発生した前記タイミングクロックの前記 タイミング比較部における位相を調整すベぐ前記スキュー可変遅延部の遅延量を 調整する遅延量調整段階をさらに備え、前記シフトクロック校正段階は、前記タイミン グクロックの周期を基準として前記シフトクロックのエッジのシフト量を校正する段階を 有し、前記タイミングクロック校正段階は、前記遅延量調整段階において調整された 前記タイミングクロックの位相を基準として、前記タイミングクロックを前記所定のシフト 量分だけ遅延させるために必要な遅延量を校正する段階を有してもよい。 [0014] 本発明の第 2の形態によると、基準クロックを遅延させることによって、試験信号を被 試験デバイスに供給するタイミングを示すタイミングクロックを発生する複数のタイミン グ可変遅延部と、複数のタイミング可変遅延部がそれぞれ発生した複数のタイミング クロックのスキューを調整すベぐ複数のタイミングクロックをそれぞれ遅延させる複数 のスキュー可変遅延部と、位相同期回路を用いて複数のタイミング可変遅延部を校 正するために用いるシフトクロックを発生するシフトクロック発生部と、シフトクロック発 生部が発生したシフトクロックと複数のタイミング可変遅延部がそれぞれ発生した複 数のタイミングクロックとの位相をそれぞれ比較する複数のタイミング比較部とを備え る試験装置において、複数のタイミング可変遅延部を校正するタイミングクロック校正 方法であって、複数のタイミング可変遅延部がそれぞれ発生した複数のタイミングク ロックの位相を、複数のタイミング比較部において略等しくすべぐ複数のスキュー可 変遅延部の遅延量をそれぞれ調整する遅延量調整段階と、シフトクロック発生部が シフトクロックのエッジを所定のシフト量をシフトさせて発生するシフトクロックシフト段 階と、複数のタイミングクロックの遅延量をそれぞれ変化させながら、複数のタイミング クロックのそれぞれを用いて、シフトクロックシフト段階において所定のシフト量をシフ トされたシフトクロックのエッジをそれぞれ検出することにより、遅延量調整段階にお いて調整された複数のタイミングクロックの位相を基準として、複数のタイミングクロッ クのそれぞれを所定のシフト量分だけ遅延させるために必要な遅延量をそれぞれ校 正するタイミングクロック校正段階とを備える。
[0015] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションもまた発明となりうる。
発明の効果
[0016] 本発明によれば、高精度かつ短時間でタイミングクロックをリニアライズするタイミン グクロック校正方法を提供できる。
図面の簡単な説明
[0017] [図 1]試験装置 100の構成の一例を示す図である。
[図 2]シフトクロック発生部 116の構成の一例を示す図である。
[図 3]シフトクロック発生部 116のタイミングチャートを示す図である。 [図 4]タイミングクロック発生部 110及びタイミングクロック 'シフトクロック位相比較部 1 1 〇2の構成の一例を示す図である。
〇
[図 5]タイミングクロック校正方法のフローの一例を示す図である。
園 6]遅延量調整段階 (S100)を説明する図である。
園 7]挿入パルス数測定段階 (S204)を説明する図である。
[図 8]シフトクロックの位相と揷入パルスの数との関係を示す図である。
符号の説明
雷式験装置
102 パターン発生部
104 波形整形部
106 判定部
108 比較部
110 タイミングク ΐ= ∑ック発生部
112 タイミングク ΐ= ∑ック 'シフトクロック位相比較部
114 基準クロック発生部
116 シフトクロック '発生部
150 被試験アバイス
200 電圧制御発振部
202 Τフリップフに ζップ回路
204 Τフリップフに ζップ回路
206 /り、、 ノ 、、 ζプ回路
208 /り、、 ノ 、、 ζプ回路
210 論理積回路
212 論理和回路
214 論理和回路
216 基準クロック' •シフトクロッ 位相比較部
218 マリ、、,プマ ζプ回路
220 論理積回路 222 論理積回路
224 フリップフロップ回路
226 パルスコレクトメモリ
228 パノレスコントローノレ部
400 タイミング発生部
402 リニアライズメモリ
404 タイミング可変遅延部
406 スキュー可変遅延部
407 タイミング比較部
408 フリップフロップ回路
410 論理積回路
412 カウンタ
発明を実施するための最良の形態
[0019] 以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範 囲に係る発明を限定するものではなぐまた実施形態の中で説明されている特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0020] 図 1は、本発明の一実施形態に係る試験装置 100の構成の一例を示す。試験装置 100は、パターン発生部 102、波形整形部 104、判定部 106、比較部 108、タイミン グクロック発生部 110、タイミングクロック 'シフトクロック位相比較部 112、基準クロック 発生部 114、及びシフトクロック発生部 116を備える。
[0021] 基準クロック発生部 114は、試験装置 100による被試験デバイス 150の試験におい て基準となる基準クロックを発生する。そして、タイミングクロック発生部 110は、基準 クロックを遅延させることによって、試験装置 100の基本機能である任意波形発生の ための、パターン発生部 102が発生した試験信号を被試験デバイス 150に供給する タイミングを示すタイミングクロックを発生する。また、シフトクロック発生部 116は、 PL L (Phase Locked Loop)回路等の位相同期回路を用いて、タイミングクロック発生 部 110を校正するために用いるシフトクロックを発生する。そして、タイミングクロック. シフトクロック位相比較部 112は、シフトクロック発生部 116が発生したシフトクロックと 、タイミングクロック発生部 110が発生したタイミングクロックとの位相を比較し、シフト クロックを用いてタイミングクロックの位相を校正する。
[0022] また、パターン発生部 102は、被試験デバイス 150を試験するための試験信号を発 生する。また、そして、波形整形部 104は、パターン発生部 102が発生した試験信号 の波形を整形し、タイミングクロック発生部 110が発生したタイミングクロックに基づい て、試験信号を被試験デバイス 150に供給する。次に、比較部 108は、タイミングクロ ック発生部 110が発生したタイミングクロックに基づいて、被試験デバイス 150が試験 信号に応じて出力した出力信号を、被試験デバイス 150が試験信号に応じて出力す べき出力信号の期待値と比較し、比較結果を出力する。そして、判定部 106は、比較 部 108が出力した比較結果に基づいて、被試験デバイス 150の良否を判定する。
[0023] 本実施形態に係る試験装置 100によれば、シフトクロックに基づいてタイミングクロ ックの位相を校正する前に、タイミングクロックに基づいてシフトクロックのシフト量を校 正することによって、タイミングクロックの位相を精度良く校正することができる。したが つて、被試験デバイス 150を精度良く試験することができ、被試験デバイス 150の良 否判定を適切に行うことができる。
[0024] 図 2は、本実施形態に係るシフトクロック発生部 116の構成の一例を示す。シフトク ロック発生部 116は、電圧制御発振部 200、複数の Tフリップフロップ回路 202a— 2 02d、複数の Tフリップフロップ回路 204a— 204d、フリップフロップ回路 206、フリツ プフロップ回路 208、論理積回路 210、論理和回路 212、論理和回路 214、基準クロ ック'シフトクロック位相比較部 216、複数のフリップフロップ回路 218a— 218g、論理 積回路 220、論理積回路 222、及びフリップフロップ回路 224を有する。なお、本実 施形態の SCLK及び 1Z16SCLKは、本発明のシフトクロックの一例であり、本実施 形態の REFCLK及び 1/16REFCLKは、本発明の基準クロックの一例である。ま た、本実施形態の PDOUTAは、本発明のシフト信号の一例であり、本実施形態の P DOUTBは、本発明の基準信号の一例である。
[0025] 基準クロック 'シフトクロック位相比較部 216は、 1Z16SCLKに対応する PDOUT Aと、 1Z16REFCLKに対応する PDOUTBとのハイレベル又はローレベルの時間 を比較し、 PDOUTAと PDOUTBとのパルス面積が等しくなるように、比較結果に応 じた制御信号を出力する。電圧制御発振部 200は、基準クロック 'シフトクロック位相 比較部 216が出力した制御信号を受け取り、基準クロック 'シフトクロック位相比較部 216による比較結果に応じて、 SCLKのエッジのシフト量を変化させる。パルスコント ローノレ部 228は、基準クロック 'シフトクロック位相比較部 216に入力される PDOUT Aに揷入パルスを重畳することによって SCLKのエッジのシフト量を変化させる。また 、パルスコレクトメモリ 226は、 SCLKのシフト量に対応づけて、単位時間当たりに PD OUTAに重畳すべき揷入パルスの数を保持する。例えば、 SCLKの何サイクル毎に 揷入パルスを揷入するかを保持してレ、る。
[0026] 図 3は、本実施形態に係るシフトクロック発生部 116のタイミングチャートを示す。図 3 (a)は、 PDOUTAに揷入パルスが重畳されていない状態でロックされている場合 のタイミングチャートを示す。図 3 (b)は、 PDOUTAに揷入パルスが重畳されている 状態でロックされている場合のタイミングチャートを示す。
[0027] まず、図 2及び図 3 (a)及び（b)を参照しながら、シフトクロック発生部 116の動作を 説明する。電圧制御発振部 200は、基準クロック 'シフトクロック位相比較部 216が出 力した制御信号に基づいてシフト量を制御し、 SCLKを出力する。 Tフリップフロップ 回路 202a— 202dは、直列に接続されており、電圧制御発振部 200が出力した SC LKに基づいて Hレベル信号を順次ラッチして出力する。即ち、 Tフリップフロップ回 路 202a— 202dは、電圧制御発振部 200が出力した SCLKを分周した 1/16SCL Kを出力する。また、 Tフリップフロップ回路 204a— 204dは、直列に接続されており 、基準クロック発生部 114が発生した REFCLKに基づいて Hレベル信号を順次ラッ チして出力する。即ち、 Tフリップフロップ回路 204a— 204dは、基準クロック発生部 1 14が発生した REFCLKを分周した 1/16REFCLKを出力する。
[0028] フリップフロップ回路 206は、論理積回路 210によるフリップフロップ回路 206の出 力 Aとフリップフロップ回路 208の出力 Bとの論理積演算の演算結果の反転信号をィ ネーブル信号として、 Tフリップフロップ回路 202dが出力した 1Z16SCLKに基づい て、 Hレベル信号をラッチして Aを出力する。また、フリップフロップ回路 208は、論理 積回路 210によるフリップフロップ回路 206の出力 Aとフリップフロップ回路 208の出 力 Bとの論理積演算の演算結果の反転信号をィネーブル信号として、 Tフリップフロ ップ回路 204dが出力した 1 / 16REFCLKに基づレ、て、 Hレベル信号をラッチして B を出力する。即ち、フリップフロップ回路 206の出力 Aとフリップフロップ回路 208の出 力 Bとは、双方が H論理になった場合にリセットされる。
[0029] フリップフロップ回路 218a 218gは、直列に接続されており、基準クロック発生部 114が発生した REFCLKに基づいて、 Tフリップフロップ回路 204dが出力した 1/1 6REFCLKを順次ラッチして出力する。即ち、フリップフロップ回路 218a— 218gの それぞれは、 REFCLKの 1周期づっ 1/16REFCLKの位相を遅延させる。論理積 回路 220は、 Tフリップフロップ回路 204dが出力した 1/16REFCLKと、フリップフ ロップ回路 218dが出力した、 1/16REFCLKの位相が REFCLKの 4周期分遅延 された信号の反転信号との論理積演算の演算結果を出力する。論理積回路 222は 、フリップフロップ回路 218eが出力した、 1/16REFCLKの位相が REFCLKの 5周 期分遅延された信号と、フリップフロップ回路 218gが出力した、 1/16REFCLKの 位相が REFCLKの 7周期分遅延された信号の反転信号と、パルスコントロール部 22 8が出力した挿入リクエストとの論理積演算の演算結果を出力する。フリップフロップ 回路 224は、基準クロック発生部 114が発生した REFCLKに基づいて、論理積回路 222の出力をラッチして出力する。
[0030] つまり、 PDOUTAに挿入パルスが重畳されていない状態でロックされている場合 には、パルスコントロール部 228によって挿入リクエストがセットされず、論理積回路 2 22は、論理和演算の演算結果として Lレベル信号を出力するので、フリップフロップ 回路 224は、 Lレベル信号を出力し、挿入パルスが出力されなレ、。一方、 PDOUTA に挿入パルスが重畳されている状態でロックされている場合には、パルスコントロー ル部 228によって揷入リクエストがセットされ、論理積回路 222は、論理和演算の演 算結果として Hレベル信号を出力するので、フリップフロップ回路 224は、 Hレベル信 号を出力し、揷入パルスが出力される。
[0031] 論理和回路 212は、フリップフロップ回路 206の出力 Aと、フリップフロップ回路 224 の出力である揷入パルスとの論理和演算を行い、演算結果である PDOUTAを基準 クロック 'シフトクロック位相比較部 216に供給する。 PDOUTAに揷入ノ^レスが重畳 されていない状態でロックされている場合には、論理和回路 212は、フリップフロップ 回路 206の出力 Aを、論理和回路 212の演算結果である PDOUTAとして基準クロッ ク.シフトクロック位相比較部 216に供給する。一方、 PDOUTAに挿入パルスが重畳 されている状態でロックされている場合には、論理和回路 212は、フリップフロップ回 路 206の出力 Aに、フリップフロップ回路 224が出力した揷入パルスを重畳したもの を PDOUTAとして基準クロック 'シフトクロック位相比較部 216に供給する。また、論 理和回路 214は、フリップフロップ回路 208の出力 Bと、論理積回路 220の出力との 論理和演算を行い、演算結果である PDOUTBを基準クロック 'シフトクロック位相比 較部 216に供給する。
[0032] 以上のように、パルスコントロール部 228から揷入リクエストが出力され、フリップフロ ップ回路 224から出力された揷入パルスが PDOUTAに重畳されることによって、 PD OUTAと PDOUTBとのパルス面積が変化し、基準クロック 'シフトクロック位相比較 部 216は、 PDOUTAと PDOUTBとのパルス面積を等しくするように、電圧制御発 振部 200を制御させる。これによつて、 SCLKのシフト量を制御でき、タイミングクロッ ク.シフトクロック位相比較部 112に供給される 1/16SCLKのシフト量を制御できる
[0033] 例えば、 REFCLKの周波数を 250MHzとすると、 SCLKの 8192サィクノレに1回揷 入パルスを PDOUTAに挿入することによって、 1/16SCLKを 0. 98psシフトさせる こと力 Sできる。そして、 SCLKのすベてのサイクルで挿入パルスを PDOUTAに挿入 することによって、 1/16SCLKを挿入パルスのパルス幅である 8nsシフトさせること ができる。
[0034] 図 4は、本実施形態に係るタイミングクロック発生部 110及びタイミングクロック'シフ トクロック位相比較部 112の構成の一例を示す。タイミングクロック発生部 110は、複 数のタイミング発生咅 400a— 400x、複数のジニァライズメモ 402a— 402x、複数の タイミング可変遅延部 404a 404x、及び複数のスキュー可変遅延部 406a 406x を有する。また、タイミングクロック 'シフトクロック位相比較部 112は、複数のタイミング 比較部 407a 407xを有する。タイミング比較部 407a 407xのそれぞれは、フリツ プフロップ回路 408a— 408xのそれぞれ、論理積回路 410a— 410xのそれぞれ、及 びカウンタ 412a— 412xのそれぞれを含む。 [0035] タイミング発生部 400a— 400xは、基準クロック発生部 114が発生した基準クロック (REFCLK)から任意の位置のパルスを切り出す回路であり、基準クロックの周期以 上の遅延分解能を有する。タイミング可変遅延部 404a— 404xは、タイミング発生部 400a 400xのそれぞれが切り出した基準クロックをそれぞれ順次遅延させる複数 の可変遅延回路を含み、複数のタイミングクロックをそれぞれ発生する。リニアライズ メモリ 402a— 402xは、基準クロックの遅延時間に対応づけて、遅延時間を得るため のタイミング可変遅延部 404a— 404xの遅延経路を設定する設定値を保持する。リ ユアライズメモリ 402a— 402が保持している設定値に基づいて、タイミング可変遅延 部 404a 404xの遅延経路をリアルタイムに切り替えることによって、試験装置 100 の基本機能である任意波形発生のためのタイミングクロックを発生する。スキュー可 変遅延部 406a 406xは、複数のタイミング可変遅延部 404a— 404xがそれぞれ発 生した複数のタイミングクロックのスキューを調整すベぐ複数のタイミングクロックをそ れぞれ遅延させる。
[0036] タイミング比較部 407a— 407xは、シフトクロック発生部 1 16が発生したシフトクロッ ク（1/16SCLK)と、複数のタイミング可変遅延部 404a— 404xがそれぞれ発生し、 複数のスキュー可変遅延部 406a— 406xのそれぞれが遅延させた複数のタイミング クロックとの位相をそれぞれ比較する。具体的には、フリップフロップ回路 408a— 40 8xは、シフトクロック発生部 116が発生したシフトクロックに基づいて、スキュー可変 遅延部 406a— 406xのそれぞれが出力したタイミングクロックをラッチして出力する。 論理積回路 410a— 410xは、フリップフロップ回路 408a— xのそれぞれの出力と、シ フトクロック発生部 116が発生したシフトクロックとの論理積演算の演算結果を出力す る。カウンタ 412a 412xは、論理積回路 410a— 410xのそれぞれが Hレベル信号 を出力した回数をカウントする。例えば、シフトクロックのエッジのシフト量と、タイミン グクロックの遅延量とを固定したまま、シフトクロックとタイミングクロックとの位相を複数 回比較した場合に、カウンタ 412a 412xのカウント数力 シフトクロックとタイミングク ロックとの比較数の約半数であるときにシフトクロックとタイミングクロックとの位相が一 致していると判断する。
[0037] 図 5は、本実施形態に係るタイミングクロック校正方法のフローの一例を示す。図 6 は、本実施形態に係る遅延量調整段階 (S100)を説明する図である。図 7は、本実 施形態係る挿入パルス数測定段階 (S204)を説明する図である。
[0038] まず、遅延量調整段階（S 100)では、複数のタイミング可変遅延部 404a— 404xが それぞれ発生した複数のタイミングクロックの位相を、複数のタイミング比較部 407a 一 407xにおいて略等しくすべぐ複数のスキュー可変遅延部 406a 406xの遅延 量をそれぞれ調整する。具体的には、タイミングクロック 'シフトクロック位相比較部 11 2によって、シフトクロック発生部 116が発生するシフトクロックで、タイミングクロック発 生部 110が発生する複数のタイミングクロックの位相を検出し、最も位相が遅レ、タイミ ングクロックを検出する。そして、シフトクロックのシフト量を変化させることにより、シフ トクロックの位相を検出したタイミングクロックの位相と一致させる。そして、図 6に示す ように、検出したタイミングクロックの他のタイミングクロックの位相をシフトクロックの位 相に合わせるベぐ複数のスキュー可変遅延部 406a— 406xの遅延量をそれぞれ調 整する。
[0039] 次に、シフトクロック校正段階（S200)では、シフトクロック発生部 116によってシフト クロックのエッジのシフト量を変化させながら、シフトクロックを用いて、複数のタイミン グクロックのうち力 任意に選択した 1つのタイミングクロックのエッジを複数回検出す る。これにより、タイミングクロックの周期を基準として、シフトクロック発生部 116による シフトクロックのエッジのシフト量を校正する。具体的には、タイミングクロックエッジ検 出段階（S202)では、基準クロック 'シフトクロック位相比較部 216に入力される PDO UTAに重畳される挿入パルスの単位時間当たり数を順次変化させることによって、 シフトクロックのエッジのシフト量を変化させながら、タイミングクロックのエッジを複数 回検出する。そして、揷入パルス数測定段階 (S204)では、タイミングクロックエッジ 検出段階（S202)において検出結果に基づいて、シフトクロックのエッジのシフト量を タイミングクロックの所定周期分変化させるために PDOUTAに重畳すべき揷入パル スの数を測定する。例えば、図 7に示すように、 REFCLKの周波数を 250MHzとす ると、シフトクロックのエッジのシフト量をタイミングクロックの半周期（4ns)変化させる ためにシフト信号に重畳すべき揷入パルスの数として、 4096 + ひを測定する。そし て、シフト量算出段階（S206)では、揷入パルス数測定段階（S204)において測定し た挿入パルスの数、及びタイミングクロックの所定周期分の時間に基づいて、シフト信 号に重畳される挿入パルス 1つによるシフトクロックのエッジのシフト量を算出すること により、シフトクロックのエッジのシフト量を校正する。
[0040] 次に、シフトクロックシフト段階（S300)では、シフトクロック校正段階（S200)におい て校正されたシフトクロック発生部 116が、揷入パルス数測定段階（S204)において 測定した揷入パルスの数以下の数の揷入パルスを PDOUTAに重畳することによつ て、順次、シフトクロックのエッジを所定のシフト量をシフトさせて発生する。
[0041] 次に、タイミングクロック校正段階（S400)では、タイミングクロックの遅延量を変化さ せながら、タイミングクロックを用いて、シフトクロックシフト段階（S300)において所定 のシフト量をシフトされたシフトクロックのエッジを検出することにより、遅延量調整段 階（S100)において調整された複数のタイミングクロックの位相を基準として、複数の タイミングクロックのそれぞれを所定のシフト量分だけ遅延させるために必要な遅延 量をそれぞれ校正する。具体的には、シフトクロックエッジ検出段階（S402)では、リ ニァライズメモリ 402a— 402xが保持している設定値に基づいて、タイミング可変遅 延部 404a— 404xの設定値を順次変化させることによって遅延経路を切り替え、複 数のタイミングクロックの遅延量を変化させながら、所定のシフト量がシフトされたシフ トクロックのエッジを検出する。そして、遅延量校正段階（S404)では、所定のシフト 量である遅延時間に対応づけて、タイミングクロックのエッジとシフトクロックのエッジと がー致するときの設定値を、リニアライス 'メモリ 402a— 402xに保持させることにより、 複数のタイミングクロックの遅延量をそれぞれ校正する。
[0042] 図 8は、本実施形態に係るシフトクロックの位相と挿入パルスの数との関係を示す。
横軸が揷入パルスの数を表し、縦軸がシフトクロックの位相を表す。また、直線 aは、 理想的なシフトクロックの位相と揷入パルスの数との関係を表し、曲線 bは、実際のシ フトクロックの位相と揷入パルスの数との関係を表し、直線 cは、一次線形補正された シフトクロックの位相と揷入パルスの数との関係を表す。
[0043] 本実施形態に係る試験装置 100によれば、遅延量調整段階 (S100)において、ス キュー可変遅延部 406a 406xを用いてスキュー 1一 Nを一致させることにより、タイ ミングクロック ·シフトクロック位相比較部 112に入力される複数のタイミングクロックの 位相を一致させるため、同一のシフトクロックの位相範囲を使用して複数のタイミング クロックのリニアライズを行うことができる。これにより、使用するシフトクロックの位相範 囲を狭くすることもできるため、直線性誤差を極力抑え、タイミングクロックを精度良く リニアライズすることができ、また、タイミングクロックのリニアライズに要する時間を短 縮すること力 sできる。
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施 形態に記載の範囲には限定されなレ、。上記実施形態に、多様な変更又は改良をカロ えること力できる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含 まれ得ることが、請求の範囲の記載から明らかである。

Claims

請求の範囲
[1] 基準クロックを遅延させることによって、試験信号を被試験デバイスに供給するタイ ミングを示すタイミングクロックを発生するタイミングクロック発生部と、位相同期回路を 用いて前記タイミングクロック発生部を校正するために用いるシフトクロックを発生す るシフトクロック発生部と、前記シフトクロック発生部が発生した前記シフトクロックと前 記タイミングクロック発生部が発生した前記タイミングクロックとの位相を比較するタイミ ングクロック 'シフトクロック位相比較部とを備える試験装置において、前記タイミング クロック発生部を校正するタイミングクロック校正方法であって、
前記シフトクロックのエッジのシフト量を変化させながら、前記シフトクロックを用いて 、前記タイミングクロックのエッジを複数回検出することにより、前記タイミングクロック の周期を基準として、前記シフトクロック発生部による前記シフトクロックのエッジのシ フト量を校正するシフトクロック校正段階と、
前記シフトクロック校正段階において校正された前記シフトクロック発生部が前記シ フトクロックのエッジを所定のシフト量をシフトさせて発生するシフトクロックシフト段階 と、
前記タイミングクロックの遅延量を変化させながら、前記タイミングクロックを用いて、 前記シフトクロックシフト段階において前記所定のシフト量をシフトされた前記シフトク ロックのエッジを検出することにより、前記タイミングクロックを前記所定のシフト量分だ け遅延させるために必要な遅延量を校正するタイミングクロック校正段階と を備えるタイミングクロック校正方法。
[2] 前記シフトクロック発生部は、前記基準クロックに対応する基準信号と前記シフトク ロックに対応するシフト信号とのハイレベル又はローレベルの時間を比較する基準ク ロック'シフトクロック位相比較部と、前記基準クロック 'シフトクロック位相比較部による 比較結果に応じて、前記シフトクロックのエッジのシフト量を変化させる電圧制御発振 部と、前記基準クロック 'シフトクロック位相比較部に入力される前記シフト信号に挿 入パルスを重畳することによって前記シフトクロックのエッジのシフト量を変化させるパ ルスコントロール部とを有し、
前記シフトクロック校正段階は、 前記基準クロック 'シフトクロック位相比較部に入力される前記シフト信号に重畳さ れる前記挿入パルスの単位時間当たり数を順次変化させることによって、前記シフト クロックのエッジのシフト量を変化させながら、前記タイミングクロックのエッジを複数 回検出するタイミングクロックエッジ検出段階と、
前記タイミングクロックエッジ検出段階における検出結果に基づレ、て、前記シフトク ロックのエッジのシフト量を前記タイミングクロックの所定周期分変化させるために前 記シフト信号に重畳すべき前記揷入パルスの数を測定する挿入パルス数測定段階と 前記揷入パルス数測定段階において測定した前記揷入パルスの数、及び前記タイ ミングクロックの前記所定周期分の時間に基づいて、前記シフト信号に重畳される前 記揷入パルス 1つによる前記シフトクロックのエッジのシフト量を算出することにより、 前記シフトクロックのエッジのシフト量を校正するシフト量算出段階と
を有する請求項 1に記載のタイミングクロック校正方法。
[3] 前記タイミングクロック発生部は、前記基準クロックを順次遅延させる複数の可変遅 延回路を含むタイミング可変遅延部と、前記基準クロックの遅延時間に対応づけて、 前記遅延時間を得るための前記タイミング可変遅延部の設定値を保持するリニアライ ズメモリとを有し、
前記タイミングクロック校正段階は、
前記タイミング可変遅延部の前記設定値を順次変化させることによって、前記タイミ ングクロックの遅延量を変化させながら、前記所定のシフト量がシフトされた前記シフ トクロックのエッジを検出するシフトクロックエッジ検出段階と、
前記所定のシフト量である遅延時間に対応づけて、前記タイミングクロックのエッジ と前記シフトクロックのエッジとがー致するときの前記設定値を、前記リニアライズメモ リに保持させることにより、前記タイミングクロックの遅延量を校正する遅延量校正段 階と
を有する請求項 2に記載のタイミングクロック校正方法。
[4] 前記シフトクロックシフト段階は、前記揷入パルス数測定段階において測定した前 記揷入パルスの数以下の数の前記揷入パルスを前記シフト信号に重畳することによ つて、前記シフトクロックのエッジを前記所定のシフト量をシフトさせる段階を含む請 求項 2に記載のタイミングクロック校正方法。
[5] 前記タイミングクロック発生部は、前記基準クロックをそれぞれ遅延させて複数の前 記タイミングクロックをそれぞれ発生する複数のタイミング可変遅延部と、前記複数の タイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロックのスキューを 調整すベぐ前記複数のタイミングクロックをそれぞれ遅延させる複数のスキュー可変 遅延部とを有し、
前記タイミングクロック 'シフトクロック位相比較部は、前記シフトクロック発生部が発 生した前記シフトクロックと前記複数のタイミング可変遅延部がそれぞれ発生した前 記複数のタイミングクロックとの位相をそれぞれ比較する複数のタイミング比較部を有 し、
前記複数のタイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロック の位相を、前記複数のタイミング比較部において略等しくすべぐ前記複数のスキュ 一可変遅延部の遅延量をそれぞれ調整する遅延量調整段階をさらに備え、 前記シフトクロック校正段階は、前記複数のタイミングクロックのうちの 1つの前記タ イミングクロックの周期を基準として前記シフトクロックのエッジのシフト量を校正する 段階を有し、
前記タイミングクロック校正段階は、前記遅延量調整段階において調整された前記 複数のタイミングクロックの位相を基準として、前記複数のタイミングクロックのそれぞ れを前記所定のシフト量分だけ遅延させるために必要な遅延量をそれぞれ校正する 段階を有する請求項 1に記載のタイミングクロック校正方法。
[6] 前記タイミングクロック発生部は、前記基準クロックを遅延させて前記タイミングクロッ クを発生するタイミング可変遅延部と、前記タイミング可変遅延部が発生した前記タイ ミングクロックのスキューを調整すベぐ前記タイミングクロックを遅延させるスキュー可 変遅延部とを有し、
前記タイミングクロック 'シフトクロック位相比較部は、前記シフトクロック発生部が発 生した前記シフトクロックと前記タイミング可変遅延部が発生した前記タイミングクロッ クとの位相を比較するタイミング比較部を有し、 前記タイミング可変遅延部が発生した前記タイミングクロックの前記タイミング比較 部における位相を調整すベぐ前記スキュー可変遅延部の遅延量を調整する遅延量 調整段階をさらに備え、
前記シフトクロック校正段階は、前記タイミングクロックの周期を基準として前記シフ トクロックのエッジのシフト量を校正する段階を有し、
前記タイミングクロック校正段階は、前記遅延量調整段階にぉレ、て調整された前記 タイミングクロックの位相を基準として、前記タイミングクロックを前記所定のシフト量分 だけ遅延させるために必要な遅延量を校正する段階を有する請求項 1に記載のタイ ミングクロック校正方法。
基準クロックを遅延させることによって、試験信号を被試験デバイスに供給するタイ ミングを示すタイミングクロックを発生する複数のタイミング可変遅延部と、前記複数 のタイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロックのスキュー を調整すベぐ前記複数のタイミングクロックをそれぞれ遅延させる複数のスキュー可 変遅延部と、位相同期回路を用いて前記複数のタイミング可変遅延部を校正するた めに用いるシフトクロックを発生するシフトクロック発生部と、前記シフトクロック発生部 が発生した前記シフトクロックと前記複数のタイミング可変遅延部がそれぞれ発生し た前記複数のタイミングクロックとの位相をそれぞれ比較する複数のタイミング比較部 とを備える試験装置において、前記複数のタイミング可変遅延部を校正するタイミン グクロック校正方法であって、
前記複数のタイミング可変遅延部がそれぞれ発生した前記複数のタイミングクロック の位相を、前記複数のタイミング比較部において略等しくすべぐ前記複数のスキュ 一可変遅延部の遅延量をそれぞれ調整する遅延量調整段階と、
前記シフトクロック発生部が前記シフトクロックのエッジを所定のシフト量をシフトさせ 前記複数のタイミングクロックの遅延量をそれぞれ変化させながら、前記複数のタイ ミングクロックのそれぞれを用いて、前記シフトクロックシフト段階において前記所定 のシフト量をシフトされた前記シフトクロックのエッジをそれぞれ検出することにより、 前記遅延量調整段階において調整された前記複数のタイミングクロックの位相を基 準として、前記複数のタイミングクロックのそれぞれを前記所定のシフト量分だけ遅延 させるために必要な遅延量をそれぞれ校正するタイミングクロック校正段階と を備えるタイミングクロック校正方法。
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