JPH0587878A - データ取込み回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＤＵＴ（被試験装置）データと期待値を常に
確実に比較することができるデータ取込み回路を提供す
る。 【構成】 テストレート基準の交互遅延発生機能の２個
のストローブパルス発生器２１と、これらストローブ発
生器の起動タイミング制御を行うコントローラ２３と、
テストレート基準のパタンアドレス発生用パタンジェネ
レータ２４と、パタンメモリ２からの期待値をストロー
ブパルス発生器２１によりラッチする第１のラッチ２
７，２８と、ＤＵＴからの出力データを保持する第２の
ラッチ３０，３１とを設け、ストローブパルス発生器２
１の出力パルスにより第１のラッチに期待値をレートを
こえて保持でき、ストローブパルス発生器２１からのリ
タイミングパルスのタイミングの後、ディレイ設定用デ
ィレイ発生器３２，３３で第２のラッチにＤＵＴ出力デ
ータを保持し、これら第１及び第２のラッチ出力を比較
してＤＵＴの試験を行うように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ取込み回路に関
し、更に詳しくはＬＳＩテスタにおけるＤＵＴ（被試験
装置）データ取込みと期待値との比較を行うデータ取込
み回路に関する。

【０００２】

【従来の技術】図３は従来のＬＳＩテスタの構成例を示
すブロック図である。図において、破線で示す部分１０
がＬＳＩテスタである。１１は、このＬＳＩテスタで試
験されるＤＵＴ（例えばＬＳＩ）である。タイミングジ
ェネレータ１はテストレートを含む各種のタイミング信
号を発生すると共に、パタンメモリ２にアドレスを与え
ている。

【０００３】３はパタンメモリ２から読み出されたデー
タをタイミングジェネレータ１から出力されるタイミン
グに従って、パルス化する。この波形整形回路３の出力
は、ドライバ４に入り、該ドライバ４は入力した試験デ
ータをＤＵＴ１１に与える。ＤＵＴ１１は、この試験デ
ータを受けて所定の値のデータ（ＤＵＴデータ）を出力
する。

【０００４】ＤＵＴ１１の出力データは、再びＬＳＩテ
スタ１０に入る。つまり、ＤＵＴデータはコンパレータ
５に入る。該コンパレータ５は、ＤＵＴデータを所定の
閾値と比較する。そして、該コンパレータ５の出力はフ
リップフロップ（Ｆ／Ｆ）６に入り、タイミングジェネ
レータ１からのラッチパルスによりラッチされる。

【０００５】一方、パタンメモリ２からは、試験データ
と同時に期待値データも出力される。出力された期待値
は、ディレイ素子８に入って所定時間遅延された後、コ
ンパレータを構成するＥＸＯＲ（排他的論理和）ゲート
７の一方の入力に入る。該ＥＸＯＲゲート７の他方の入
力には、Ｆ／Ｆ６の出力が入っている。ここで、パタン
メモリ２の期待値出力をディレイ素子８で遅延させてい
るのは、以下の理由による。

【０００６】即ち、ＬＳＩテスタ１０から出力された試
験データがＤＵＴ１１に入り、ＤＵＴ１１の中をデータ
が通過して出てくるまで時間がかかるため、このＤＵＴ
１１のディレイ（ＤＵＴディレイ）とタイミングをと
り、ＤＵＴデータが出力された時に、これと対応した期
待値と比較させるべくＤＵＴ１１のディレイに相当する
時間だけ期待値も遅らせる必要があることと、ディレイ
の設定がユーザプログラマブルであり、レートを越える
ことがあるからである。このようにした、タイミングが
とられたＤＵＴデータと期待値とは、ＥＸＯＲゲート７
で比較され、出力される。

【０００７】図４は図３に示すシステムの動作を示すタ
イムチャートである。（ａ）はタイタミングジェネレー
タ１より一定周期で出力されるテストレート、（ｂ）は
ＬＳＩテスタ１０から試験データをＤＵＴ１１に送り込
むタイミングを示すストローブ、（ｃ）は入力された試
験データを出力するＤＵＴ１１のＤＵＴデータ出力、
（ｄ）はパタンメモリ２から出力される期待値で、ディ
レイ素子８の出力を示している。（ｅ）は比較のタイミ
ングを示している。比較する時には、ＤＵＴデータと期
待値とが確立されていなければならない。

【０００８】

【発明が解決しようとする課題】前述した従来装置で
は、テストサイクル毎に期待値を持ち、その値をパイプ
ライニング（レジスタを用いて順次遅延させていくこ
と）して、最初のサイクルでの比較か、次のサイクルで
の比較かを予めタイミング値を解析して知っておき、パ
イプライニングレジスタの段数を切替えてどのサイクル
で比較するかを選択していた。

【０００９】この方式では、比較タイミングがサイクル
の境目にかかった時や、リアルタイミング切替えでタイ
ミングが変わると、データの変更と比較が重なるため、
比較時にＤＵＴデータと期待値が確立されておらず、比
較が正確に行われなくなる。また、システムディレイを
補正するため、期待値データを保持するレジスタに多段
を要し、ハードウェアが大きくなるという問題がある。

【００１０】また、タイミングを解析し、どのサイクル
での比較かを指定するメモリが必要となり、このメモリ
は高速性が要求されるため、コストアップとなる。更
に、パターンを記述する時、比較するのが何サイクル先
かを考えながら記述し、次サイクル比較を記述しなけれ
ばならない。また、従来のシュアードリソース方式（タ
イミングジェネレータを複数のデータ取込み回路で共用
する方式）では、タイミング系がどこに使用されている
か不明なので、特定のタイミングジェネレータをもつこ
とができないという問題があった。

【００１１】本発明はこのような課題に鑑みてなされた
ものであって、いかなる時でもＤＵＴデータと期待値を
常に確実に比較することができるデータ取込み回路を提
供することを目的としている。

【００１２】

【課題を解決するための手段】前記した課題を解決する
本発明は、パーピン構造のテスタにおいて、テストレー
トを基準にして交互に遅延発生機能で構成されるストロ
ーブパルスを発生する２個のストローブパルス発生器
と、これらストローブ発生器の起動タイミング制御を行
うコントローラと、テストレートを基準としてパタンア
ドレスを発生するパタンジェネレータのアドレスで駆動
されるパタンメモリからの期待値を前記ストローブパル
ス発生器からのストローブパルスによりラッチする第１
のラッチと、ＤＵＴからの出力データを保持する第３の
ラッチとを設け、前記ストローブパルス発生器の出力パ
ルスにより前記第１のラッチに期待値をレートをこえて
保持することができ、前記ストローブパルス発生器から
のリタイミングパルスのタイミングの後、ディレイの細
かい設定を行うディレイ発生器の出力で前記第２のラッ
チにＤＵＴ出力データを保持し、これら第１及び第２の
ラッチ出力同志を比較することによりＤＵＴの試験を行
うように構成したことを特徴としている。

【００１３】

【作用】ストローブパルス発生器で出力されるストロー
ブパルスと、その前のパルスで期待値をラッチしておく
ようにする。前のパルスは、少くとも最小レートの１／
２の時間で発生する。この結果、ストローブパルスの発
生タイミングがどのように変化しても、常に期待値をラ
ッチすることができ、ＤＵＴデータと確実に比較できる
ようにすなる。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の一実施例を示す回路図であ
る。図３と同一のものは、同一の符号を付して示す。図
において、２１，２２は交互にストローブパルスＡ，Ｂ
を発生するストローブパルス発生器、２３はこれらスト
ローブパルス発生器２１，２２のタイミング制御を行う
コントローラである。ストローブ発生器２１，２２には
ＲＴＴＣ（Ｒｅａｌ Ｔｉｍｅ Ｔｉｍｉｎｇ Ｃｏｎ
ｒｏｌ）データが入力され、テストレートのエッジから
どれだけののタイミングでストローブパルスＡ，Ｂを発
生させるかを決定する。ストローブパルスＡ，Ｂは、前
記コントローラ２３にタイミング制御信号としてフィー
ドバックされている。

【００１５】２４はコントローラ２３にテストレートタ
イミングを与えると共に、パタンメモリ２にアドレスを
与えるパタンジェネレータである。２５，２６はコント
ローラ２３からのタイミング信号に従って、パタンメモ
リ２から読出される期待値データを交互にラッチするラ
ッチである。これらラッチ２５，２６としては、例えば
Ｄタイプのフリップフロップが用いられる。

【００１６】コントローラ２３からのラッチパルスａは
ラッチ２５，２６に共通に入力されているが、コントロ
ーラ２３からは、イネーブル信号ｂ，ｃが交互にこれら
ラッチ２５，２６のイネーブル端子Ｅに入力されている
ため、期待値データは交互にラッチ２５，２６にラッチ
されることになる。

【００１７】２７，２８はそれぞれ前記ラッチ２５，２
６の出力をストロープパルス発生器２１，２２の出力パ
ルスＡ，Ｂで保持する第１のラッチである。２９はＤＵ
Ｔデータを所定の閾値と比較するコンパレータ、３０，
３１は該コンパレータ２９の出力ＤＵＴからの出力デー
タを保持する第２のラッチである。該第２のラッチ３
０，３１のラッチタイミングは、前記第１のラッチ２
７，２８へのラッチタイミングより若干遅れたものとな
っている。

【００１８】３２，３３は、それぞれストローブパルス
Ａ，Ｂに微少ディレイを与えるためのディレイ素子で、
このディレイは可変できるようになっている。これらデ
ィレイ素子３２，３３の出力が、前記第２のラッチ３
０，３１へのラッチパルスとなる。３４，３５はそれぞ
れ第１のラッチ２７，２８の出力（期待値）と、第２の
ラッチ３０，３１の出力（ＤＵＴデータ）とを比較する
ＥＸＯＲゲートである。

【００１９】３５はこれらＥＸＯＲゲート３４，３５の
出力を切替えるマルチプレクサ（ＭＵＸ）である。該Ｍ
ＵＸ３６には、ＥＸＯＲゲート３４，３５の出力がパス
／ファイルデータとして入る。３７はＭＵＸ３６の出力
を格納するデータ取込メモリである。３８は、ストロー
ブＡパルス，Ｂパルスを受けるオアゲート、３９は該オ
アゲート３７の出力を受けてストローブＡパルス，Ｂパ
ルスが出力される毎にＭＵＸ３６の切替えを行うＦ／Ｆ
である。４０は、ディレイ素子３２，３３の出力を受け
て、それぞれのディレイ素子３２，３３からパルスが出
力される毎にデータ取込メモリ３６に書込み信号を与え
るオアゲートである。このように構成された回路の動作
を、図２のタイムチャートを参照しつつ説明する。

【００２０】図２において、（ａ）はパタンジェネレー
タ２４から出力されるテストレートで、図ではテストサ
イクル１００〜１０４までを示している。（ｂ）はパタ
ンメモリ２から出力される期待値である。図では、テス
トレートが立ち上がる直前に変化するようになってい
る。（ｃ）はストローブパルス発生器２１から出力され
るストローブＡパルス出力、（ｄ）はストローブパルス
発生器２２から出力されるストローブＢパルス出力であ
る。図より明らかなように、交互に発生するようになっ
ている。

【００２１】（ｅ）はＭＵＸ３６の入力、（ｆ）はラッ
チ２５のＱ出力、（ｇ）はラッチ２７のＱ出力、（ｈ）
はラッチ２６のＱ出力、（ｉ）はラッチ２８のＱ出力、
（ｊ）はコンパレータ２９出力である。（ｋ）はラッチ
３０のＱ出力、（ｌ）はラッチ３１のＱ出力、（ｍ）は
ＥＸＯＲゲート３４の出力、（ｎ）はＥＸＯＲゲート３
５の出力、（ｏ）はＭＵＸ３６の出力である。

【００２２】コントローラ２３は、パタンジェネレータ
２４から与えられる（ａ）のテストレート毎にストロー
ブパルス発生器２１，２２を交互に起動する。この結
果、ストローブＡパルスは（ｃ）に示すようにテストサ
イクル１０１，１０３で発生し、ストローブＢパルスは
（ｄ）に示すようにテストサイクル１０２，１０４で発
生する。ストローブＢパルスの方は発生タイミングが変
化している。

【００２３】コントローラ２３は、ストローブパルス発
生器２１，２２を起動すると同時に、起動した側のラッ
チ２５又は２６にパタンメモリ２から出力される期待値
を保持する。例えば、ストローブパルス発生器２１側を
起動した時には、イネーブル信号ｂをラッチ２５に与え
て、クロックａを印加する。これにより、ラッチ２５に
はパタンメモリ２から読出された期待値が保持される。
ラッチ２６側の動作についても同様である。

【００２４】このようにして、ラッチ２５には（ｆ）に
示すようにテストサイクル１００，１０２の期待値が保
持され、ラッチ２６には（ｈ）に示すようにテストサイ
クル１０１，１０３の期待値が保持される。それぞのラ
ッチ２５，２６に保持された期待値は、ストローブパル
ス発生器２１，２２から出力されるストローブパルス
Ａ，Ｂにより次段のラッチ２７，２８にそれぞれ保持さ
れる。例えば、ラッチ２５に（ｆ）に示すように保持さ
れている期待値１００は、（ｃ）に示すストローブＡパ
ルスにより（ｇ）に示すようにラッチ２７に保持され
る。同様にして、ラッチ２６に（ｈ）に示すように保持
されている期待値１０１は、（ｄ）に示すストローブＢ
パルスにより（ｉ）に示すようにラッチ２８に保持され
る。

【００２５】一方、ＤＵＴの方は、ＬＳＩテスタから起
動される試験データを受けて、その出力は変化してい
る。この変化しているＤＵＴデータをコンパレータ２９
で基準閾値と比較すると、その出力は（ｊ）に示すよう
なものとなっている。このコンパレータ２９出力をディ
レイ素子３２，３３の出力パルスでラッチ３０，３１に
ラッチする。ここで、ディレイ素子３２，３３は、前記
ストローブＡパスル，Ｂパルスを若干量だけ遅延させる
ものである。この遅延量は、ストローブバルス発生器２
１，２２の分解能以下の値に設定されている。

【００２６】従って、ディレイ素子３２，３３の出力で
保持されるラッチ３０，３１のデータラッチタイミング
は、それぞれ（ｋ），（ｌ）で示されるように、ストロ
ーブＡパスル，Ｂパルスの出力タイミングとほとんど同
じであり、それぞれＡ′，Ｂ′とする。つまり、先ずス
トローブＡ′パルスのタイミングｔ１でコンパレータ出
力の“１”レベルが（ｋ）に示すようにラッチ３０に保
持され、次にストローブＢ′パルスのタイミングｔ２で
コンパレータ出力の“０”レベルが（ｌ）に示すように
ラッチ３１に保持される。

【００２７】ストローブＡ′パルスでラッチ３０にＤＵ
Ｔデータが保持された時点で、ラッチ２７には期待値が
保持されているので、期待値及びＤＵＴデータ共に確立
されたことになる。これらラッチ２７，３０の出力はＥ
ＸＯＲゲート３４に入って比較される。比較結果Ａ１
は、（ｍ）に示すようにＥＸＯＲゲート３４から出力さ
れ、ＭＵＸ３６から（ｏ）に示すように出力される。こ
こで、ＥＸＯＲゲート３４は両方のデータが一致した時
に“０”を、不一致の場合に“１”をそれぞれ出力す
る。

【００２８】一方、ストローブＢ′パルスでラッチ３１
にＤＵＴデータが保持された時点で、ラッチ２８には期
待値が保持されているので、期待値及びＤＵＴデータ共
に確立されたことになる。これらラッチ２８，３１の出
力はＥＸＯＲゲート３５に入って比較される。比較結果
Ｂ１は、（ｎ）に示すようにＥＸＯＲゲート３５から出
力され、ＭＵＸ３６から（ｏ）に示すように出力され
る。以下、同様にして比較結果がＭＵＸ３６から出力さ
れる。出力されたデータはデータ取込メモリ３６にオア
ゲート４０の出力タイミングに同期して記憶されてい
く。データ取込メモリ３６の内容は、後で読出され、
“１”が記憶されている部分（不一致部分）が解析され
る。

【００２９】上述の実施例では、ストローブパルスを遅
延させるのにディレイ素子を用いた場合を例にとった
が、本発明はこれに限るものではなく、その他の任意の
ディレイ手段を用いることができる。ストローブパルス
発生器２１，２２の構成も実施例のものに限るものでは
なく、任意の手段を用いることができる。また、コント
ローラ２３の出力でＡ，Ｂのステータスを出力し、デー
タと共に保持するようにしてもよい。

【００３０】

【発明の効果】以上、詳細に説明したように、本発明に
よればストローブパルスで期待値を捕獲しておくように
しているので、ストローブパルスのタイミングがどのよ
うに変化しても期待値を保持することかでき、確実にＤ
ＵＴデータと比較することができるデータ取込み回路を
提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】図１に示す回路の各部の動作を示すタイムチャ
ートである。

【図３】従来のＬＳＩテスタの構成例を示すブロック図
である。

【図４】図３に示すシステムの動作を示すタイムチャー
トである。

【符号の説明】

２ パタンメモリ ２１，２２ ストローブパルス発生器 ２４ パタンジェネレータ ２５，２６ ラッチ ２７，２８ ラッチ ２９ コンパレータ ３０，３１ ラッチ ３２，３３ ディレイ素子 ３４，３５ ＥＸＯＲゲート ３６ ＭＵＸ ３７ データ取込メモリ ３８ オアゲート ３９ Ｆ／Ｆ ４０ オアゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 パーピン構造のテスタにおいて、テスト
   レートを基準にして交互に遅延発生機能で構成されるス
   トローブパルスを発生する２個のストローブパルス発生
   器と、これらストローブ発生器の起動タイミング制御を
   行うコントローラと、テストレートを基準としてパタン
   アドレスを発生するパタンジェネレータのアドレスで駆
   動されるパタンメモリからの期待値を前記ストローブパ
   ルス発生器からのストローブパルスによりラッチする第
   １のラッチと、ＤＵＴからの出力データを保持する第３
   のラッチとを設け、 前記ストローブパルス発生器の出力パルスにより前記第
   １のラッチに期待値をレートをこえて保持することがで
   き、前記ストローブパルス発生器からのリタイミングパ
   ルスのタイミングの後、ディレイの細かい設定を行うデ
   ィレイ発生器の出力で前記第２のラッチにＤＵＴ出力デ
   ータを保持し、 これら第１及び第２のラッチ出力同志を比較することに
   よりＤＵＴの試験を行うように構成したことを特徴とす
   るデータ取込み回路。