JP3558228B2

JP3558228B2 - 半導体試験方法およびこれを実施する装置

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Publication number: JP3558228B2
Application number: JP11814094A
Authority: JP
Inventors: 政利佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1994-05-31
Filing date: 1994-05-31
Publication date: 2004-08-25
Anticipated expiration: 2019-08-25
Also published as: JPH07325125A

Description

【０００１】
【産業上の利用分野】
この発明は、半導体試験方法およびこれを実施する装置に関し、特に、相異なるクロック周波数により動作する回路部が混在する半導体装置の試験方法およびこの方法を実施する装置に関する。
【０００２】
【従来の技術】
通信用半導体装置の如く、１個の半導体装置内に相異なるクロック周波数により動作する回路部が混在する半導体装置がある。これを図４を参照して説明するに、１は通信用半導体装置全体を示しており、１１は送信回路部、１２は受信回路部である。１３は制御回路部であり、送信回路部１１と受信回路部１２の間の調整をする回路部である。１４はＢＵＳインターフェイス回路部である。送信回路部１１および受信回路部１２より成る右方の通信側回路部側には入出力端子Ｉ／Ｏ1 、入力端子Ｉ1 、出力端子Ｏ1 および送受信クロック端子ＣＬＫ1 を具備する一方、左方のシステム側には入出力端子Ｉ／Ｏ2 、入力端子Ｉ2 、出力端子Ｏ2 およびシステムクロック端子ＣＬＫ2 を具備する。ここで、この送受信クロックＣＬＫ1 のクロック周波数とインターフェイス回路部１４のシステムクロックＣＬＫ2 のクロック周波数とは相違している。一例を示すと、通信側のフレームフォーマットは４８ｂｉｔ／２５０μｐｓであるものと規定されているところから、１９２ｋＨｚ／ｂｉｔである。そして、通信側においては３値表現をすると共にシステム側は２値表現をするものとされているところから、システム側は２５６ｋＨｚ／ｂｉｔである。システム側および通信側の動作タイミングチャートを図４（ａ）に示す。システム側のクロック周波数と通信側のクロック周波数の比はここに示される如く４：３である。
【０００３】
以上の通信用半導体装置１の試験は下記の如く実施することができる。
ここで、通信用半導体装置の試験を説明するに先だって、半導体試験装置の従来例の基本構成を簡単に説明しておく。図５において、１は半導体試験装置のタイミング発生器、２はパターン発生器、３は波形整形器であり、そしてＤＵＴは被試験半導体装置を示す。４は論理比較器であり、被試験半導体装置ＤＵＴの試験結果とパターン発生器２から出力される期待値データとを比較する。パターン発生器２はタイミング発生器１が発生する基準クロックに従って被試験半導体装置ＤＵＴに供給するアドレス信号、テストデータ、制御信号を出力する。これらの信号は、波形整形器３に与えられ、ここにおいて試験に必要な波形に整形されてから被試験半導体装置ＤＵＴに印加される。被試験半導体装置ＤＵＴについて、制御信号によりテストデータの書き込み、読みだし制御が行なわれる。被試験半導体装置ＤＵＴから読み出されたテストデータは論理比較器４に与えられ、ここにおいてパターン発生器２から出力される期待値データと読みだした試験データとが比較され、その一致、不一致により被試験半導体装置ＤＵＴの良否（パス、フェイル）を判定する。
【０００４】
以上の如き半導体試験装置を使用して通信用半導体装置を試験する場合、通信側の送受信クロック端子ＣＬＫ_１にクロック周波数ＣＬＫ_１のクロックパルスを印加して送信回路部１１および受信回路部１２を動作させると共に入出力端子Ｉ／Ｏ_１或は入力端子Ｉ_１にデータを供給し、入出力端子Ｉ／Ｏ_１或は出力端子Ｏ_１から出力される出力波形を試験することにより、送信回路部１１および受信回路部１２の動作と制御回路部１３の動作の正否を判定することができる。
【０００５】
通信側の試験が終了した後、同様に、システム側のシステムクロック端子ＣＬＫ_２にクロック周波数ＣＬＫ_２のクロックパルスを印加してＢＵＳインターフェイス回路部１４を動作させると共に入出力端子Ｉ／Ｏ_２或は入力端子Ｉ_２にデータを供給し、入出力端子Ｉ／Ｏ_２或は出力端子Ｏ_２から出力される出力波形を試験することにより、ＢＵＳインターフェイス回路部１４の動作と制御回路部１３の動作の正否を判定することができる。
【０００６】
上述した通り、通信側の試験が終了した後、この試験とは別個に独立してシステム側の試験を実施することにより、通信用半導体装置１全体の試験が終了したものとすることができる。
【０００７】
【発明が解決しようとする課題】
以上の試験は通信側の試験とシステム側の試験とを別個に独立して時間的にずらして実施している。この様に試験を別個に実施するのは、図４（ａ）の動作タイミングチャートから明らかな如く、システム側のクロック周波数と通信側のクロック周波数の比が４：３という様に相違しているからである。図４（ａ）に示される通信側の動作タイミングチャートのテストサイクルは３個のクロックパルスにより構成される一方、システム側の動作タイミングチャートのテストサイクルは４個のクロックパルスにより構成されるところから、共通するクロックパルスを使用して通信側およびシステム側の双方についてデータの供給とその応答の読みだしとを実施することはできない。この様に、相異なるクロック周波数により動作する回路部が混在する半導体装置の各回路部を別個に時間をずらして試験することは、半導体試験装置の構造を複雑過大にすると共に試験時間も長期化して試験効率上も不都合である。
【０００８】
この発明は、相異なるクロック周波数により動作する回路部が混在する半導体装置に共通するクロック周波数のクロックパルスを供給し、これらの回路部を同時に試験する構成を採用して上述の問題を解消した半導体試験方法およびこれを実施する装置を提供するものである。
【０００９】
【課題を解決するための手段】
所定テストサイクル目毎にダミーのパターンを挿入し、ダミーのパターンに応答してオープン処理データを出力し、このデータに基づいて論理比較器の動作を停止する半導体試験方法を構成した。
そして、被試験半導体装置ＤＵＴにテストデータを印加し、被試験半導体装置ＤＵＴから読み出される試験結果と期待値データとを論理比較する半導体試験装置において、所定テストサイクル目毎にダミーのパターンが記憶される期待値パターンメモリ部１０１_２を有するパターン発生器２を具備し、被試験半導体装置ＤＵＴにテストデータを印加するテストデータ印加部Ｐｉｎ_ｎを具備し、
ダミーのパターンに応答してオープン処理データを出力して論理比較動作を停止する回路を有する試験結果入力比較部Ｐｉｎ_{（ｎ＋１）}を具備する半導体試験装置を構成した。
【００１０】
また、被試験半導体装置ＤＵＴにテストデータを印加し、被試験半導体装置ＤＵＴから読み出される試験結果と期待値データとを論理比較する半導体試験装置において、パターンが記憶されるパターンメモリ部１０１_１および所定テストサイクル目毎にダミーのパターンが記憶される期待値パターンメモリ部１０１_２より成るパターンメモリ部１０１と、タイミングセットが記憶されコントロールデータメモリ部１０２とを有するパターン発生器２を具備し、パターンメモリ部１０１_１から読みだされるパターンおよびコントロールデータメモリ部１０２から読みだされるタイミングセットによりアクセスされる波形メモリ２００およびタイミングメモリ２０１を有するテストデータ印加部Ｐｉｎ_ｎを具備し、期待値パターンメモリ部１０１_２から読みだされる期待値パターンおよびコントロールデータメモリ部１０２から読みだされるタイミングセットによりアクセスされる期待値波形メモリ３００およびタイミングメモリ３０１と、ダミーのパターンに応答してオープン処理データを出力し、このデータに基づいて論理比較動作を停止する回路とを有する試験結果入力比較部を具備する半導体試験装置を構成した。
【００１１】
【実施例】
この発明の実施例を図１および図２を参照して説明する。
図１において、ＤＵＴは試験されるべき被測定半導体である。Pin ₁は図４（ｂ）におけるシステム側の入力端Ｉ₂ であり、Pin ₂は通信側の出力端Ｏ₁ であるものとする。２はパターン発生器である。１０１はパターンメモリ部であり、そのパターンメモリ部１０１₁には１、０より成るパターンが記憶されると共に期待値パターンメモリ部１０１₂ にはＨ、Ｌ、およびＸより成るパターンが記憶されている。ここで、パターンＨおよびＬは半導体試験装置のユーザが装置使用に際して適宜に選択記憶するパターンであるのに対して、Ｘは自動的に挿入されてユーザが意識することのないダミーのパターンである。１０２はコントロールデータメモリ部であり、これにはＴ１およびＴ２より成るタイミングセットが記憶されている。そして、このパターン発生器２は、テストサイクル１ないし１２に対応するパターン１、０、およびＨ、Ｌ、Ｘをパターンメモリ部１０１から読みだして出力すると共に、タイミングセットＴ１或はＴ２をコントロールデータメモリ部１０２から読みだして出力し、これらを順次に後で説明されるＰｉｎ_n側およびＰｉｎ_(n+1)側に印加する。
【００１２】
次に、Ｐｉｎ_ｎ側について説明する。テストデータを被測定半導体ＤＵＴに印加する側であるテストデータ印加部Ｐｉｎ_ｎは、被測定半導体ＤＵＴに対してパターン１或は０に従って波形を印加する動作を継続する。
２００は波形メモリである。この波形メモリ２００は、パターン発生器２から送り込まれるタイミングセットがＴ１、パターンが１である場合、ＳＥＴ側出力に１を出力し、ＲＥＳＥＴ側出力に０を出力する。そして、パターン発生器２から送り込まれるタイミングセットがＴ１、パターンが０である場合、ＳＥＴ側出力に０を出力し、ＲＥＳＥＴ側出力に１を出力する。同様に、タイミングセットがＴ２、パターンが１である場合、ＳＥＴ側出力に１を出力し、ＲＥＳＥＴ側出力に０を出力するものである。
【００１３】
２０２はインターリーブ回路である。このインターリーブ回路２０２は、波形メモリ２００から出力されるＳＥＴ出力およびＲＥＳＥＴ出力を取り込んで出力する。
２０１はタイミングメモリ、２０３は可変遅延回路である。このタイミングメモリ２０１はパターン発生器２から送り込まれるタイミングセットがＴ１、パターンが１である場合、ＯＲゲート２０７およびＡＮＤゲート２０８を介して可変遅延回路２０３に入力されるＳＥＴ出力およびＲＥＳＥＴ出力を遅延時間ｔ_１だけ遅延せしめる制御データを出力する。パターン発生器２から送り込まれるタイミングセットがＴ１、パターンが０である場合、遅延時間ｔ_２だけ遅延せしめる制御データを出力する。同様に、タイミングセットがＴ２、パターンが１である場合、遅延時間ｔ_１だけ遅延せしめる制御データを出力する。
【００１４】
２０４はその一方の入力端にインターリーブ回路２０２からＳＥＴ出力が供給されるＡＮＤゲートであり、２０４’はその一方の入力端にインターリーブ回路２０２からＲＥＳＥＴ出力が供給されるＡＮＤゲートである。ＡＮＤゲート２０４およびＡＮＤゲート２０４’の他方の入力端には、可変遅延回路２０３により遅延せしめられたタイミングエッジが入力される。２０５はＲ−Ｓフリップフロップ、２０６はドライバである。ここで、例えば、タイミングセットがＴ１、パターンが１であるとき、タイミングメモリ２０１は遅延時間ｔ_１を出力し、可変遅延回路２０３はこの遅延時間ｔ_１に基づいて制御され、図２におけるｔ_１の遅延を付加されたタイミングエッジを出力する。従って、ＡＮＤゲート２０４およびＡＮＤゲート２０４’の一方の入力端に供給されたＳＥＴ入力およびＲＥＳＥＴ入力は、この遅延せしめられたタイミングエッジに同期してＲ−Ｓフリップフロップ２０５のＳＥＴ入力端子およびＲＥＳＥＴ入力端子に供給される。Ｒ−Ｓフリップフロップ２０５の出力はドライバ２０６を介して被試験半導体装置ＤＵＴを駆動する。
【００１５】
Ｐｉｎ_{（ｎ＋１）}側について説明する。被測定半導体ＤＵＴから試験結果を入力される側である試験結果入力比較部Ｐｉｎ_{（ｎ＋１）}側は、被測定半導体ＤＵＴの出力波形を所定のタイミングによりストロービングし、この結果と期待値との間の比較を継続する。
３００は波形メモリである。この波形メモリ３００は、パターン発生器２から送り込まれるタイミングセットがＴ１、パターンがＨである場合、期待値Ｈ比較側出力に１を出力し、期待値Ｌ比較側出力に０を出力する。そして、パターン発生器２から送り込まれるタイミングセットがＴ１、パターンがＬである場合、期待値Ｈ比較側出力に０を出力し、期待値Ｌ比較側出力に１を出力する。同様にして、タイミングセットがＴ２、パターンがＨである場合、期待値Ｈ比較側出力に１を出力し、期待値Ｌ比較側出力に０を出力する。そして、タイミングセットがＴ１、パターンがＸである場合は、期待値Ｈ比較側出力に０を出力し、期待値Ｌ比較側出力にも０を出力する。
【００１６】
３０２はインターリーブ回路であり、波形メモリ３００から出力される期待値であるＨ比較側出力およびＬ比較側出力を取り込んで出力する。
３０１はタイミングメモリ、３０３は可変遅延回路である。このタイミングメモリ３０１は、パターン発生器２から送り込まれるタイミングセットがＴ１、パターンがＨである場合、ＯＲゲート３０７およびＡＮＤゲート３０８を介して波形メモリ３００から可変遅延回路３０３に入力されるＨ比較側出力或はＬ比較側出力を遅延時間ｔ_３だけ遅延せしめる制御データを出力する。パターン発生器２から送り込まれるタイミングセットがＴ１、パターンがＬである場合、可変遅延回路３０３に入力されるＨ比較側出力或はＬ比較側出力を遅延時間ｔ_４だけ遅延せしめる制御データを出力する。同様に、タイミングセットがＴ２、パターンがＨである場合、遅延時間ｔ_５だけ遅延せしめる制御データを出力する。そして、タイミングセットがＴ１、パターンがＸである場合は、遅延時間ｔ_６だけ遅延せしめる制御データを出力する。これらの制御データは可変遅延回路３０３に印加され、波形メモリ３００から可変遅延回路３０３に供給されるＨ比較側出力或はＬ比較側出力を遅延せしめてこれをストローブ信号ＳＴＲＢとする。
【００１７】
３０４はＥ・ＯＲゲートより成るＨ比較回路であり、３０４’はＥ・ＯＲゲートより成るＬ比較回路である。３０５はインターリーブ回路、３０６はコンパレータである。
被測定半導体ＤＵＴのＰｉｎ _２から出力される試験結果の出力波形は、可変遅延回路３０３から出力される遅延時間ｔを付加された所定のタイミングによりストロービングされ、コンパレータ３０６を介してインターリーブ回路３０５に取り込まれる。インターリーブ回路３０５に取り込まれた被測定半導体ＤＵＴのＰｉｎ _２から出力される試験結果の出力波形は、遅延回路３０９’を介して印加されるテストサイクルにより読みだされ、遅延回路３０９を介してＡＮＤゲート３１１に印加されるパルスに同期して、Ｈ比較回路３０４およびＬ比較回路３０４’の一方の入力端に印加される。これに対して、インターリーブ回路３０５と共通する遅延回路３０９’を介して印加されるテストサイクルに応答して波形メモリ３００からインターリーブ回路３０２に読みこまれた期待値Ｈおよび期待値Ｌは、遅延回路３０９を介してＡＮＤゲート３１１に印加されるパルスに同期して、Ｈ比較回路３０４およびＬ比較回路３０４’の他方の入力端に印加される。ここで、Ｈ比較回路３０４およびＬ比較回路３０４’において、被測定半導体ＤＵＴの試験結果の出力波形と期待値の比較が行なわれ、Ｈ比較結果およびＬ比較結果が得られることとなる。そして、インターリーブ回路３０５の読みだし側Ｒには、遅延回路３０９’’およびＡＮＤゲート３１２を介してＯＲゲート３０７の出力が接続している。
【００１８】
ここで、タイミングセットがＴ１であってパターンがダミーのパターンのＸである場合は、波形メモリ３００に記憶される期待値Ｈおよび期待値Ｌは上述した通り何れも０とされている。この状態をオープン処理と称する。従って、ＯＲゲート３０７を介して波形メモリ３００からＡＮＤゲート３０８の一方の入力端に印加される入力は０であり、可変遅延回路３０３の出力は消失してストローブ信号ＳＴＲＢは停止することとなる。一方、この波形メモリ３００の０出力はＯＲゲート３０７を介してＡＮＤゲート３１１の一方の入力端にも印加される。これによりインターリーブ回路３０５は図２における第４、第８および第１２テストサイクルにおいて停止した状態となっている。そして、インターリーブ回路３０２に入力される期待値であるＨ比較およびＬ比較データは第４、第８および第１２テストサイクルにおいて出力されるが、波形メモリ３００の０出力は更に遅延回路３０９を介してＡＮＤゲート３１０、ＡＮＤゲート３１０’およびＡＮＤゲート３１１の三者にも印加されてこれらのゲートはブロックされるので、結局Ｅ・ＯＲゲートより成るＨ比較回路３０４およびＥ・ＯＲゲートより成るＬ比較回路３０４’に対する出力はすべて０となる。即ち、Ｈ比較回路３０４およびＬ比較回路３０４’の比較結果は双方共に常にパスと判定されることになる。この判定を強制的パス判定と称する。
【００１９】
以下、強制的パス判定について説明する。図５に示される如く、半導体試験装置全体はシステムクロックに同期して動作している。このタイミングチャートを図３に示す。図３において、波形整形器の出力とＤＵＴの出力とは非同期となっているが、判定結果の取り込みはシステムクロックに同期させる必要がある。ここで、パス／フェイルを判定する際にソフトウエアによる処理方法を採用することができるが、これによる処理は低速度であるので、フェイルの場合にフェイルをリアルタイムにラッチする構成を採用している。詳細な説明は省略するが、この構成を採用する場合、ダミーサイクルにフェイルが存在してはならないので、この仮想のダミーサイクルは上述の通りの強制的パス判定とする必要がある。
【００２０】
そして、ストローブ信号ＳＴＲＢを第４テストサイクルにおいて停止することについてであるが、この様にすることにより、Ｐｉｎ_ｎ側は４テストサイクルであるのに対して、Ｐｉｎ_{（ｎ＋１）}側はこれも４テストサイクルではあるが実質上は３テストサイクルであるものとすることができる。即ち、第４テストサイクルにおいて遅延時間ｔ_６にストローブ信号ＳＴＲＢが発生すると、図２においては第４テストサイクル中に遅延時間ｔ_５のところおよび遅延時間ｔ_６のところの２箇所にストローブ信号ＳＴＲＢが発生し、半導体試験装置は試験測定不可能の状態になる。ここで、図２により図示説明された通り、ストローブ信号ＳＴＲＢを第１テストサイクルについて遅延時間ｔ_３だけ遅延せしめて発生させ、第２テストサイクルについて遅延時間ｔ _４だけ遅延せしめて発生させ、そして第３テストサイクルについて遅延時間ｔ_５だけ遅延せしめて発生させる様に設定すると共に、第４テストサイクルにおいてはストローブ信号ＳＴＲＢを発生させないこととすることにより、Ｐｉｎ_ｎ側は４テストサイクルの動作であるのに対して、Ｐｉｎ_{（ｎ＋１）}側は実質上３テストサイクルの動作であるものとすることができる。
【００２１】
結局、図１におけるインターリーブ回路３０５のＲ側およびＷ側の双方のクロックは、ＡＮＤゲート３１２およびＡＮＤゲート３０９’’がＯＲゲート３０７の０出力によりブロックすることにより停止するので、図２における第４テストサイクル、第８テストサイクルおよび第１２テストサイクルはインターリーブ動作において存在しないに等しい動作とすることができる。
【００２２】
図１による図示説明は、半導体試験装置を半導体装置ＤＵＴの独立の入出力端子に接続して試験する例についてのものであるが、Ｐｉｎ_ｎ側およびＰｉｎ_（ｎ＋ _１）側を１組具備し、これをＰｉｎ _１およびＰｉｎ _２のそれぞれに接続して同様の試験をすることができる。
【００２３】
【発明の効果】
以上の通りであって、この発明は、相異なるクロック周波数により動作する回路部が混在する半導体装置に共通するクロック周波数のクロックパルスを供給してこれらの回路部を同時に試験することができる。その結果、クロック周波数が異なる回路部を別個に試験する試験効率上の不都合が解消されると共に、半導体試験装置の構造を簡略化することができる。
【図面の簡単な説明】
【図１】実施例を説明する図。
【図２】図１の動作タイミングチャート。
【図３】半導体試験装置の動作タイミングチャート。
【図４】従来例を説明する図。
【図５】半導体試験装置を説明する図。
【符号の説明】
１０１パターンメモリ部
１０１_１パターンメモリ部
１０１_２期待値パターンメモリ部
１０２コントロールデータメモリ部
２パターン発生器
２００波形メモリ
２０１タイミングメモリ
３００期待値波形メモリ
３０１タイミングメモリ
ＤＵＴ被試験半導体装置
Ｐｉｎ_ｎテストデータ印加部
Ｐｉｎ_{（ｎ＋１）} 試験結果入力比較部

Claims

被試験半導体装置にテストデータを印加し、被試験半導体装置から読み出される試験結果と期待値データとを論理比較する半導体試験装置において、所定テストサイクル目毎にダミーのパターンが記憶される期待値パターンメモリ部を有するパターン発生器を具備し、被試験半導体装置にテストデータを印加するテストデータ印加部を具備し、ダミーのパターンに応答してオープン処理データを出力して論理比較動作を停止する回路を有する試験結果入力比較部を具備することを特徴とする半導体試験装置。
被試験半導体装置にテストデータを印加し、被試験半導体装置から読み出される試験結果と期待値データとを論理比較する半導体試験装置において、パターンが記憶されるパターンメモリ部および所定テストサイクル目毎にダミーのパターンが記憶される期待値パターンメモリ部より成るパターンメモリ部と、タイミングセットが記憶されコントロールデータメモリ部とを有するパターン発生器を具備し、パターンメモリ部から読みだされるパターンおよびコントロールデータメモリ部から読みだされるタイミングセットによりアクセスされる波形メモリおよびタイミングメモリを有するテストデータ印加部を具備し、期待値パターンメモリ部から読みだされる期待値パターンおよびコントロールデータメモリ部から読みだされるタイミングセットによりアクセスされる期待値波形メモリおよびタイミングメモリと、ダミーのパターンに応答してオープン処理データを出力し、このデータに基づいて論理比較動作を停止する回路とを有する試験結果入力比較部を具備することを特徴とする半導体試験装置。