JPH0664546B2 - 検査システムの動作方法 - Google Patents

検査システムの動作方法

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JPH0664546B2
JPH0664546B2 JP2103254A JP10325490A JPH0664546B2 JP H0664546 B2 JPH0664546 B2 JP H0664546B2 JP 2103254 A JP2103254 A JP 2103254A JP 10325490 A JP10325490 A JP 10325490A JP H0664546 B2 JPH0664546 B2 JP H0664546B2
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ジエームズ・ルイース・コール
ブライアン・ジエームズ・ビンセント
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は一般に論理回路の検査の分野に関し、具体的に
は検査中の論理回路の伝播遅延の指示を行なうことに関
する。
Ｂ．従来の技術 現在の集積回路論理チップが複雑になりその密度が増大
するにつれて、論理回路の動作を確実かつ効率的に検査
する必要がより切実になってきている。こうした１つの
検査方法は、いわゆる「レベル感知走査設計」（ＬＳＳ
Ｄ）検査である。要約すると、ＬＳＳＤ検査では、シフ
ト・レジスタ・ラッチ（ＳＲＬ）の連鎖を検査中の内部
論理回路の入出力端に接続する。検査データをＳＲＬの
１つの連鎖（入力連鎖）に順次印加する。入力シフト・
レジスタが一杯になると、データは検査中の論理回路中
に伝播して、ＳＲＬの第２の連鎖（出力連鎖）に書き込
まれる。次いで、獲得したデータを順次走査して期待さ
れるデータと比較する。ＬＳＳＤ検査は、獲得したデー
タが期待されるデータに一致しないとき、論理回路が適
切に機能していないことを示す。この一般形式の機能性
検査は、「固有障害」検査と呼ばれる。というのは、こ
の検査は、検査中の論理回路中に永続的（または固有）
エラーが存在するかどうかを決定するからである。
しかし、検査中の論理回路の機能性を確認するととも
に、論理回路中の伝播遅延を検査することも望ましい。
すなわち、固有障害検査で、論理回路が望ましい機能を
達成することを確認した場合でさえ、その回路は、それ
が指定時間内に論理信号を生成できない場合、その性能
仕様を満たしていない。伝播遅延を決定し伝播遅延障害
を検出する検査は、「性能」検査または過渡障害検査と
呼ばれている。
固有障害検査と性能検査とを行なう論理回路検査方法を
開示した参照文献がいくつかある。こうしたシステムで
は、論理回路中で臨界経路を定義する。検査信号は設定
された時間内にこの臨界経路中を伝播しなければならな
い。すなわち、固有障害検査の結果は、上記に記載され
たように期待されるデータを獲得されたデータと比較す
ることにより与えられる。性能検査の結果は、信号が臨
界経路中を時間内に伝播しない場合、それらは受け取ら
れず、性能障害を示すという形で与えられる。コモニツ
キ(Komonytsky)の論文「技術の統合が完全なシステム自
己検査をもたらす(Synthesis of Techniques Creates C
omplete System Self-Test)」、Electronics、１９８３
年３月１０日、ｐｐ．１１０−１１５、及び米国特許出
願第０６２３１０号明細書を参照のこと。
しかし、こうした技術は、複数のタイミング・セットを
用いずにテスタで実施することは不可能である。こうし
た問題を、第２図と第３図を参照して以下に説明する。
これらの図は、それぞれＬＳＳＤ固有障害検査を実行で
きる検査システムを使って実行された従来の固有障害検
査の、概念化されたＬＳＳＤ構成図とサイクル・タイミ
ングを示している。
第２図に示すように、ＳＲＬ連鎖１０は、ＳＲＬマスタ
・ラッチＬ１とスレーブ・ラッチＬ２の２つの対１２、
１４から構成される。第１のＳＲＬ対１２のＬ１ラッチ
は、論理入力として第１のクロック信号Ａ／Ｃ、第２の
制御信号ＳＧ（「スキャン・ゲート」）、第３のデータ
信号ＳＩ０（「スキャン・イン」）及び第４のデータ信
号ＤＩ０を受け取る。第１のＳＲＬ１２のＬ２ラッチ
は、論理入力としてＬ１出力（図示せず）及びクロック
信号Ｂを受け取る。第１のＬ２ラッチの出力は、第２の
ＳＲＬ対１４のＬ１ラッチのＳＩ１データ入力である。
データ信号ＤＩ１はデータ信号ＤＩ０とは異なることに
注意されたい。第２のＳＲＬ対の残りの要素は、上記の
第１のＳＲＬ対の要素と同じである。出力ＳＲＬ連鎖２
０では、Ｌ１ラッチへのＤＩ０とＤＩ１入力は、検査中
の論理回路の出力から取り出されることに注意されたい
（「組合せ論理回路（ＬＵＴ）」と記した枠）。出力Ｓ
ＲＬの残りの要素は、同じ入力を受け取り、上記の入力
ＳＲＬとほぼ同じ機能を実施する。
動作に際しては、ＳＧ信号が走査（または直列）モード
を選択するとき、走査入力ＳＩ０またはＳＩ１のデータ
は、Ａ／ＣクロックがパルスするときにＬ１ラッチが獲
得する（「パルスする」とは、クロックを活動状態にす
る立上りまたは立下りを意味する。第３図の波形図で
は、Ａ／Ｃクロックは立上り時に「パルスする」）。Ｓ
Ｇ信号が並列モードを選択するとき、データ入力ＤＩ０
またはＤＩ１のデータは、Ａ／Ｃクロックがパルスする
ときにＬ１ラッチが獲得する。すなわち、ＳＧクロック
の状態によって、どちらの入力からＬ１ラッチがデータ
を獲得するかが決まる。
Ｌ２ラッチでは、データがＢクロックをパルスすること
によりＬ１から獲得される。データは一般にＬ２スレー
ブ・ラッチからＬＵＴで直接利用可能である。Ｌ２ラッ
チの出力はまた、ＳＩ１入力として各ＳＲＬ連鎖の第２
のＬ１にも送られることに注意されたい。すなわち、Ｓ
Ｇが直列モードでありＡ／Ｃクロックがパルスすると
き、Ｌ１ラッチは、直前のＬ２ラッチから供給されるデ
ータを獲得する。ＳＧが並列モードでＡ／Ｃクロックが
パルスするとき、前のＬ２の出力は無視され、Ｌ１はＤ
Ｉ０、ＤＩ１入力に供給されるデータを獲得する。
次に、入出力ＳＲＬ連鎖の従来の動作を、第３図の波形
図を参照してより詳細に説明する。サイクルＣ１−Ｃ８
は、検査信号を生成するテスタのマシン（またはタイミ
ング）サイクルである。各マシン・サイクルでは、検査
パターンの新しい検査ベクトルまたは検査パターンが検
査中の装置に導入される。こうしたマシン・サイクル
は、デバイスの固有速度に比べ通常非常に長い。テスタ
・マシン・サイクルは、検査中のデバイス中の遅延の長
さの５０倍以上となることがある。最初の数マシン・サ
イクル（Ｃ１、Ｃ２）中に、ＳＧ信号が、ＳＲＬが直列
モードであることを示す。こうしたサイクル中に、検査
データがＳＲＬ対１２のＬ１ラッチのＳＩ０入力端に一
時に１ビットずつ供給される。サイクルＣ１で、最初の
検査ビットが第１のＳＲＬ対１２によりラッチされる
（すなわち、Ａ／ＣクロックがパルスしてＬ１に検査ビ
ットをラッチさせ、次にＢクロックがパルスしてＬ２に
検査ビットをラッチさせる）。サイクルＣ２で、（ＳＲ
Ｌ対１２のＬ２ラッチからのＳＩ１入力端で利用でき
る）最初の検査ビットが、第２のＳＲＬ対１４によりラ
ッチされ、第２の検査ビットが最初のＳＲＬ対１２によ
りラッチされる。すなわち、サイクルＣ２の終りまで
に、最初の検査ビットが第２のＳＲＬ対１４のＬ２出力
端に供給され、第２の検査ビットが最初のＳＲＬ対１２
のＬ２出力端に供給される。
この特定の例では、サイクルＣ２の終りまでに、検査デ
ータの順次走査が終了する。実際には、第２入力ＳＲＬ
内に図に示す２つのＳＲＬ対よりも多くのＬ１−Ｌ２ラ
ッチ対があることがある。しかし、この動作説明は、第
２図に示した２つのＬ１−Ｌ２対が入力ＳＲＬ連鎖の最
後の２つのＳＲＬを構成するこうした実施例でも同様に
あてはまる。同様に、実際には、検査中のデバイスの論
理回路にデータを供給するＬ１、Ｌ２ラッチ対のこうし
た連鎖がいくつかあることもある。こうしたＬ１とＬ２
はすべて、本明細書に記載したのと同じ方式で同時に制
御される。
サイクルＣ３で、ＳＧクロックが変化して、直列モード
から並列モードに切り替える。ＳＧクロックが処理前に
完全に伝播されるように、他のクロック信号はこのサイ
クル中に状態を変えないことに注意されたい。
サイクルＣ４で、Ａ／Ｃクロックがパルスするとき、Ｓ
ＲＬのＤＩ０、ＤＩ１入力端に提示されたデータを、Ｌ
１が獲得する。出力ＳＲＬ連鎖２０中で、ＬＵＴからの
論理データ（またはデータ・ビット）が、それぞれ第３
及び第４のＳＲＬ対２２、２４の入力ＤＩ０及びＤＩ１
で利用可能となる。ＳＧは並列モードなので、ＳＩデー
タ入力端で利用可能などんなデータもＬ１は獲得しな
い。サイクルＣ５で、Ｂクロックがパルスして、Ｌ２ラ
ッチにＬ１ラッチからのデータを獲得させる。並列モー
ドで出力ＳＲＬを動作させるためのＡ／Ｃクロック及び
Ｂクロックの活動化は、別々のサイクルＣ４、Ｃ５で行
なわれることに注意されたい。これは、「フラッシュ」
状態（すなわち、ラッチなしのデータの通過）を生成す
るクロック・オーバラップが起こらないようにするため
である。
次に、サイクルＣ６中に、ＳＧ信号入力は直列モードを
選択し、ＳＲＬの動作モードが並列から直列にもどる。
サイクルＣ７で、検査中のデバイスの１次出力ピン上の
データ・ビットが獲得される。サイクルＣ８から始め
て、検査ビットが入力ＳＲＬ連鎖１０に印加されたのと
同様にして、出力ＳＲＬ連鎖２０からデータ・ビットが
走査される。すなわち、Ａ／ＣクロックがサイクルＣ８
でパルスするとき、、第３のＳＲＬ対２２のＬ２ラッチ
からのデータ・ビットが、ＳＩ１入力を介して第４のＳ
ＲＬ対２４のＬ１によりラッチされる。Ｂクロックがパ
ルスするとき、テスタによる走査のため、そのデータ・
ビットが第４のＳＲＬ対２４のＬ２によりラッチされ
る。同時に、第３のＳＲＬ対２２のＬ２は、以前Ｌ１−
Ｌ２対からのデータ・ビット（がある場合、それ）をラ
ッチしている。
上記の通常の固有障害検査サイクルでは、性能検査及び
過渡障害検査の助けとならない広い時間ウィンドウが提
示される。第３図に示すように、最終的ビット検査パタ
ーンは、サイクルＣ２のＢクロックが活動化するとすぐ
に論理回路中を伝播し始める。有効な結果を提供するに
は、データは、Ａ／ＣクロックがサイクルＣ４で非活動
状態になるときまでに出力ＳＲＬのＬ１ラッチに到達し
なければならない。第３図に「ＴＰ」として示したこの
割り振られた伝播遅延（以後「検査ウィンドウ」と呼
ぶ）はやっかいであるとは見えないが、実際には、各テ
スタ・サイクルは最高５０×検査マシン・サイクルにな
り得る。例を挙げると、クロック・パルスが幅２０ナノ
秒の場合、検査ウィンドウＴＰは１マイクロ秒以上にな
り得る。時間の大半は安定待ち時間として使用される。
実際上の問題として、チップ処理技術に応じて、大半の
論理回路は、伝播遅延がマシン・サイクルよりずっと短
くなるように設計されている。すなわち、従来の固有障
害ＬＳＳＤクロッキング・パターンを用いて、性能／過
渡障害検査を実行することはできない。
Ｃ．発明が解決しようとする課題 性能検査の必要性は、製造プロセスで２つの異なる場合
に発生する。性能検査が必要になる最初の場合は初期設
計検査である。すなわち、初期製造部品が利用可能にな
ったとき、論理設計及び製造プロセスで性能仕様を満た
すチップを作成できることを確認するために性能検査が
必要となる。性能検査が必要となる第２の場合は、大量
生産スクリーニングである。すなわち、大量生産中に、
（ａ）特定のチップが性能仕様を満たす（すなわち、性
能に関する欠陥がない）かどうか、及び（ｂ）製造プロ
セスで仕様通りの製品が提供されているかどうかを決定
するためにチップを分析する。
したがって、検査システム全体の複雑さや費用を余り増
加させずに、固有障害検査及び過渡障害検査を行なうこ
とができる走査検査が、当分野では求められている。
Ｄ．課題を解決するための手段 したがって、本発明の目的は、固有障害検査と過渡障害
検査の両方を実行できる走査検査を提供することにあ
る。
本発明の目的には、検査システム全体の複雑さまたは費
用を増加させずに、固有障害走査検査と過渡障害走査検
査の両方を提供することも含まれる。
本発明の上記及びその他の目的は、各テスタ・サイクル
中でＡ／Ｃクロックの前にＢクロックを活動化すること
により実現される。すなわち、１サイクルで、自然に発
生するＢ−Ａ／Ｃクロックが最小の検査ウィンドウＴＰ
をもたらすので、クロックの周期性を特定のサイクルで
変更する必要はない。すなわち、現在の固有障害ＬＳＳ
Ｄ検査を行なえる走査検査機器で、複雑さまたは費用を
増加させずに、固有障害検査と過渡障害検査の両方を行
なうことができる。
Ｅ．実施例 第１図に示すように、本発明では、Ａ／ＣクロックとＢ
クロックが生成されるすべてのマシン・サイクルで、Ａ
／Ｃクロックの前にＢクロックが発生する。すなわち、
Ｂクロックがそのサイクルで前に発生し、Ａ／Ｃクロッ
クがそのサイクルで後に発生する。これは、第３図に示
す従来のクロック列の周期性とは反対である。さらに、
ＢクロックとＡ／Ｃクロックは、サイクル内の正確に同
じ場所で発生するので、テスタに対して１つのタイミン
グ・セットだけですむ。
次に、第１図のクロック列を利用した第２図の走査検査
システムの動作について説明する。サイクルＣ１とＣ２
では、データは入力ＳＲＬ連鎖１０中に順次シフトされ
る。第１図のＳＧ信号は第２図のＳＧ信号と厳密に同じ
波形をもつことに注意されたい。すなわち、サイクルＣ
１とＣ２では、ＳＧ信号は直列モードである。Ｃ１でＢ
クロックがパルスすると、Ｌ２への入力端に供給される
どんな検査ビットもラッチされる。説明を容易にするた
めに、この時点でＬ２入力端に検査ビットがないと仮定
する（実際には、従来の長さの入力ＳＲＬ連鎖では、こ
うした検査ビットが利用可能である）。サイクルＣ１で
Ａ／Ｃクロックがパルスすると、最初の検査ビットがＳ
Ｉ０入力端で利用可能となり、最初のＳＲＬ対１２のＬ
１によりラッチされる。次にサイクルＣ２で、Ｂクロッ
クがパルスして、最初の検査ビットを対１２のＬ２によ
ってラッチさせる。サイクルＣ２でＡ／Ｃクロックがパ
ルスすると、最初の検査ビットが第２のＳＲＬ対１４の
Ｌ１によって獲得され、したがって対応するＬ２ラッチ
で利用可能となる。同時に、第２の検査ビットが最初の
ＳＲＬ対１２のＬ１により獲得され、同様に、この検査
ビットもその対応するＬ２ラッチで利用可能となる。
上記に示したように、各サイクルでＡ／Ｃクロックの前
にＢクロックをパルスさせることの効果として、単一テ
スタ・サイクルで、あるＳＲＬ対から次のＳＲＬ対に検
査ビットが転送される。第３図に示す従来の固有障害検
査シーケンスでは、１つのＬ１−Ｌ２対から次の対への
検査ビットの転送は、複数のテスタ・サイクルにまたが
って行なわれる。
この相違の意味は、第３図（従来の固有障害検査）と第
１図（本発明）のＣ２サイクルの終りでの検査ビットの
相対位置を比較するとわかる。第３図では、Ｃ２サイク
ルの終りに、完全な検査ビット・パターンがＬ２入力Ｓ
ＲＬにより獲得され、検査ビットは検査中の論理回路中
を伝播し始める。第１図では、Ｃ２サイクルの終りに、
完全な検査ビット・パターンがＬ２ラッチにより獲得さ
れず、Ｌ２ラッチへの入力端で利用可能である。すなわ
ち、本発明では、完全な検査ビット・パターンは、Ｃ２
サイクルの終りに検査の論理回路中を伝播し始めない。
すなわち、ＳＧクロックが活動化してＬ１ラッチの動作
を直列モードから並列モードに変更する中間サイクルＣ
３の間、検査ビットはＬ１入力ＳＲＬ内に「保持」され
る。一方、第３図のプロセスでは、検査ビット・パター
ンは、Ｃ３サイクルの間中検査中の論理回路中を伝播す
ることができ、検査ウィンドウＴＰの広いギャップを引
き起こす。
第１図を参照すると、サイクルＣ４で、Ｂクロックがパ
ルスして、完全な検査ビット・パターンをＳＲＬ対１
２、１４のＬ２ラッチにラッチし、検査ビットが検査中
の論理回路中を伝播し始める。サイクルＣ４の後半で、
Ａ／Ｃクロックがパルスする。ＳＧ信号はサイクルＣ４
中並列モードにあるので、出力ＳＲＬのＬ１ラッチは入
力Ｄ１０とＤ１１で論理回路から利用可能なデータを獲
得する。すなわち、Ａ／ＣクロックがサイクルＣ４で非
活動化する時までに、すべてのデータ・ビットがＬ１に
よって完全にラッチされて、有効にならなければならな
い。Ｃ５サイクルで、Ｂクロックがパルスして、Ｌ１検
査データ・ビットをＬ２に書き込み、サイクルＣ６（Ｓ
Ｇクロックが非活動化して、Ｌ１動作を並列モードから
直列モードに変更する間）の後、Ａ／ＣクロックがＣ７
でパルスして、出力ＳＲＬから検査データ・ビットを順
次シフトするプロセスを開始する。
第３図と第１図を参照すると、本発明の意味は、検査ウ
ィンドウＴＰを比較することによってわかる。本発明で
は（第１図）、Ａ／Ｃクロックの前にＢクロックを発生
させることにより、データが入力ＳＲＬのＬ２ラッチで
利用可能になる前に、サイクルＣ３でシステムを直列モ
ードから並列モードに切り替えることができる。言い換
えれば、データはすべて１サイクル内（Ｃ４サイクル）
で、入力Ｌ２ラッチにより獲得され、検査中の論理回路
中を伝播し、出力Ｌ１ラッチにより獲得される。すなわ
ち、Ａ／Ｃクロックの前にＢを利用することにより、従
来技術のように複数のマシン・サイクルにまたがるので
はなく、１マシン・サイクル内で検査ビットがあるＬ１
−Ｌ２対から他の対に転送され、したがって入力シフト
・レジスタ・ラッチのすべてのＬ２ラッチの出力端でデ
ータを利用可能にする最後のＢクロックを開始する前
に、直列／並列モードを切り替えることができる。
中間サイクルがないので、本発明は、一緒に追加された
２つのクロックと同じほど狭い検査ウィンドウを提供す
る。たとえば、パルス幅を２０ナノ秒とし、クロック・
パルスの端部間の遅延をゼロと仮定すると、本発明は、
固有障害検査から１マイクロ秒より大きいＴＰではな
く、４０ナノ秒の検査ウィンドウＴＰ（すなわち、Ａ／
ＣパルスとＢパルスの組み合わせた幅）を生成する。ク
ロック・パルス端部間の時間の長さを増加させること
（すなわち、Ｂクロックの立下りとＡ／Ｃクロックの立
上りの間に若干の遅延を導入すること）、クロックのパ
ルス幅を減少させること、あるいは検査中の論理回路の
性能仕様に合致するように検査ウィンドウＴＰを最適化
することが容易なはずである。
Ａ／Ｃの前にＢを発生させるようにクロッキングを変更
することに加えて、検査結果を提供するために２つのパ
ルスを追加した。第３図と第１図のサイクルＣ４を比較
すると、第３図にないＢパルスが第１図で発生する。サ
イクルＣ７では、第３図にないＡ／Ｃパルスが第１図で
発生する。これらのパルスは、Ａ／Ｃクロックの前のＢ
クロック発生を補償するために、第１図に追加したもの
である。サイクルＣ４では、論理回路を刺激するため入
力ＳＲＬのロードを完了するのにＢクロックが必要であ
る。サイクルＣ７では、各出力ＳＲＬから獲得されたデ
ータの直列走査が、期待されたデータと正確に時間的に
整合されるように、Ａ／Ｃクロックが追加される。
Ｆ．発明の効果 すなわち、本発明は、検査機器に複雑さまたはコストを
導入することなく、極めて柔軟で正確な性能検査及び過
渡障害検査を提供する。従来の検査機器は、異なるサイ
クルにおいてクロックの周期性を変更することはできな
い。すなわち、各クロックの立上り及び立下り（端部）
のタイミングが、Ａ／ＣクロックとＢクロックが生成さ
れるすべてのサイクルで同じでなければならない。本明
細書に記載したようにすべてのサイクルでクロック信号
の周期性を変更することにより、唯一の特定のサイクル
でだけのＡ、Ｂ周期性の変更を行なえばすむため、コス
ト及び複雑さを増加させずに狭い検査ウィンドウが定義
される。実際に、本発明は、通常固有障害検査を実行で
きるどんな検査機器ででも利用できる。
本発明の特徴は、過渡障害検査と固有障害検査の両方が
一時に実行できることである。すなわち、出力検査デー
タがエラーを示すとき、そのエラーは固有障害または過
渡障害によるものである。エラーが固有障害かそれとも
過渡障害かを知りたい場合、従来の固有障害検査（Ｂの
前のＡ／Ｃ）と本発明の過渡障害検査（Ａ／Ｃの前の
Ｂ）を別々にテスタで実行することもできる。論理回路
が固有障害検査に合格したが、過渡障害検査に失格した
場合、信号伝播の問題がある。論理回路が両方の検査に
失格した場合は、固有障害が指示される。
【図面の簡単な説明】
第１図は、本発明のクロック信号の波形図である。 第２図は、従来技術の代表的な走査検査システムの概略
図である。 第３図は、第１図に示したクロック信号の代表的な波形
図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−29742（ＪＰ，Ａ) 特開 昭63−169581（ＪＰ，Ａ) 特開 昭53−3143（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】検査データを受け取る第１部分及び受け取
    った検査データを検査中の論理回路に送る第２部分を有
    する第１手段と、検査中の論理回路からデータを受け取
    る第１部分及びそのデータを分析器に送る第２部分を有
    する第２手段と、前記第１及び第２手段の第１部分を使
    用可能にする第１クロック信号を生成する第１信号源
    と、前記第１及び第２手段の第２部分を使用可能にする
    第２クロック信号を生成する第２信号源とを含む、論理
    ネットワークを検査するための複数のタイミング・サイ
    クルで動作する検査システムにおいて、 全ての検査データが第１手段によって受け取られるま
    で、複数のタイミング・サイクルの間、第２クロック信
    号を、次いで第１クロック信号を順に繰り返してストロ
    ーブすることにより、前記第１手段に順次検査データを
    書き込むステップ、 単一タイミング・サイクルの間に、第２クロック信号を
    ストローブすることにより、検査中の論理ネットワーク
    に第１手段の第２部分から検査データを並列に送り、次
    いで第１クロック信号をストローブすることにより、検
    査中の論理ネットワークから対応する論理データを受け
    取るステップ、及び 全ての論理データが受け取られるまで、複数のタイミン
    グ・サイクルの間、第２クロック信号を、次いで第１ク
    ロック信号を順に繰り返してストローブすることによ
    り、第２手段から前記論理データを読みだすステップ、 を含む検査システムの動作方法。
  2. 【請求項２】検査データを論理回路に提供するための複
    数のメンバを含む入力ラッチ連鎖と、論理回路から比較
    機構に対応する論理データを供給するための複数のメン
    バを含む出力ラッチ連鎖とを含む、複数のタイミング・
    サイクルの間に論理回路に対する一連の走査テストを実
    行するための装置において、検査データが論理回路中を
    伝播され、対応する論理データが１つのタイミング・サ
    イクルで出力ラッチ連鎖によってラッチされるように、
    データが走査検査シーケンスを通じて単一タイミング・
    サイクル内に前記ラッチ連鎖のメンバ間で転送されるこ
    とを特徴とする検査システムの動作方法。
  3. 【請求項３】複数のＬ１−Ｌ２ラッチ対を含む入力ＳＲ
    Ｌ連鎖と、複数のＬ１−Ｌ２ラッチ対を含む出力ＳＲＬ
    連鎖とを含み、Ｌ１がＡ／Ｃクロックによって使用可能
    にされ、Ｌ２ラッチがＢクロックによって使用可能にさ
    れる、複数のマシン・サイクル中に論理回路に対する一
    連のＬＳＳＤ検査を実行するための装置において、両方
    のクロックがトリガされるすべてのサイクルでＡ／Ｃク
    ロックの前にＢクロックをトリガして、過渡障害検査の
    ための検査伝播ウィンドウを定義することを特徴とする
    検査システムの動作方法。
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