JP2590738Y2 - 半導体試験装置用波形整形回路 - Google Patents
半導体試験装置用波形整形回路Info
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- JP2590738Y2 JP2590738Y2 JP1993055709U JP5570993U JP2590738Y2 JP 2590738 Y2 JP2590738 Y2 JP 2590738Y2 JP 1993055709 U JP1993055709 U JP 1993055709U JP 5570993 U JP5570993 U JP 5570993U JP 2590738 Y2 JP2590738 Y2 JP 2590738Y2
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- Japan
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- output
- terminal
- signal
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Description
【０００１】
【産業上の利用分野】本考案は半導体試験装置に於い
て、複数のクロックを用いてドライバ用波形等を生成す
る、半導体試験装置用波形整形回路に関する。
て、複数のクロックを用いてドライバ用波形等を生成す
る、半導体試験装置用波形整形回路に関する。
【０００２】
【従来の技術】従来、半導体試験装置に於いては、高速
のクロック発生回路として、ｎ個のクロックをマルチプ
レックスして、ｎ倍の動作をさせることが行われてい
る。例えば、２倍の動作としては、２ＷＡＹインタリー
ブであり、４倍の動作としては、４ＷＡＹインタリーブ
である。
のクロック発生回路として、ｎ個のクロックをマルチプ
レックスして、ｎ倍の動作をさせることが行われてい
る。例えば、２倍の動作としては、２ＷＡＹインタリー
ブであり、４倍の動作としては、４ＷＡＹインタリーブ
である。
【０００３】通常、半導体試験装置のドライバ用パタン
波形の整形回路や、コンパレータ用比較パタン波形の整
形回路として上記の高速クロック発生回路が使用されて
いる。今日、被測定デバイスの多ピン化に伴い、これら
回路の使用数は増加している（例えば、数百ピン）。ま
た、被測定デバイスの高速化に伴って、これらインタリ
ーブの必要性も増加している。従って、これらの高速ク
ロック発生回路の回路規模は増大化してきている。
波形の整形回路や、コンパレータ用比較パタン波形の整
形回路として上記の高速クロック発生回路が使用されて
いる。今日、被測定デバイスの多ピン化に伴い、これら
回路の使用数は増加している（例えば、数百ピン）。ま
た、被測定デバイスの高速化に伴って、これらインタリ
ーブの必要性も増加している。従って、これらの高速ク
ロック発生回路の回路規模は増大化してきている。
【０００４】従来のドライバ用波形整形回路の例として
図２にブロック図を示す。
図２にブロック図を示す。
【０００５】先ず、ＲＡＴＥ発生部１から基本クロック
を発生する。２ＷＡＹインタリーブ部２では、この基本
クロックを受け、奇数用のデータ（ａ）、奇数用のクロ
ック（ｂ）、偶数用のデータ（ｃ）、偶数用のクロック
（ｄ）を発生する。
を発生する。２ＷＡＹインタリーブ部２では、この基本
クロックを受け、奇数用のデータ（ａ）、奇数用のクロ
ック（ｂ）、偶数用のデータ（ｃ）、偶数用のクロック
（ｄ）を発生する。
【０００６】次に、クロック発生部１１に於いて、ＣＬ
ＯＣＫ１の発生を行う。タイミングデータメモリ１１１
は、指定のサイクル（ａ）（奇数）が設定されたとき
に、カウンタ遅延回路１１２にその遅延データを設定す
る。このカウンタ遅延回路１１２は、指定のクロック
（ｂ）印加時から、計数のカウントを開始する。計数値
が設定値に達すると、アンドゲート１１３が開き、基準
クロックＲＥＦ．ＣＬＫを出力する。遅延素子１１３
は、端数の値（基準クロックの周期以下）に対応した遅
延量の遅延を行い、オアゲート１１９の１入力端に、そ
の出力を印加する。
ＯＣＫ１の発生を行う。タイミングデータメモリ１１１
は、指定のサイクル（ａ）（奇数）が設定されたとき
に、カウンタ遅延回路１１２にその遅延データを設定す
る。このカウンタ遅延回路１１２は、指定のクロック
（ｂ）印加時から、計数のカウントを開始する。計数値
が設定値に達すると、アンドゲート１１３が開き、基準
クロックＲＥＦ．ＣＬＫを出力する。遅延素子１１３
は、端数の値（基準クロックの周期以下）に対応した遅
延量の遅延を行い、オアゲート１１９の１入力端に、そ
の出力を印加する。
【０００７】次に、タイミングデータメモリ１１５は、
指定のサイクル（ｂ）（偶数）が設定されたときに、カ
ウンタ遅延回路１１６にその遅延データを設定する。こ
のカウンタ遅延回路１１６は、指定のクロック（ｄ）印
加時から、計数のカウントを開始する。計数値が設定値
に達すると、アンドゲート１１７が開き、基準クロック
ＲＥＦ．ＣＬＫを出力する。遅延素子１１８は、端数の
値（基準クロックの周期以下）に対応した遅延量の遅延
を行い、オアゲート１１９の他の入力端に、その出力を
印加する。そして、オアゲート１１９で、奇数部と偶数
部の発生クロックを合成して、高速クロックを取り出
し、ＣＬＯＣＫ１として出力している。
指定のサイクル（ｂ）（偶数）が設定されたときに、カ
ウンタ遅延回路１１６にその遅延データを設定する。こ
のカウンタ遅延回路１１６は、指定のクロック（ｄ）印
加時から、計数のカウントを開始する。計数値が設定値
に達すると、アンドゲート１１７が開き、基準クロック
ＲＥＦ．ＣＬＫを出力する。遅延素子１１８は、端数の
値（基準クロックの周期以下）に対応した遅延量の遅延
を行い、オアゲート１１９の他の入力端に、その出力を
印加する。そして、オアゲート１１９で、奇数部と偶数
部の発生クロックを合成して、高速クロックを取り出
し、ＣＬＯＣＫ１として出力している。
【０００８】同様に、ＣＬＯＣＫ２、ＣＬＯＣＫ３、及
びＣＬＯＣＫ４についても高速クロックを生成している
（１２、１３、１４）。次に、フォーマットコントロー
ル部３に於いては、これら４種のクロックを基に、制御
パタンでゲートを行い、ドライバ制御に必要な波形を整
形している。フォーマットコントロール部３の出力は、
ＲＳフリップフロップ４と、ＲＳフリップフロップ５に
与えられる。ＲＳフリップフロップ４では、Ｓ端子に対
するセットタイミングと、Ｒ端子に対するリセットタイ
ミングにより、ドライバ６のパタンデータを生成してい
る。そして、ＲＳフリップフロップ５では、Ｓ端子に対
するセットタイミングと、Ｒ端子に対するリセットタイ
ミングにより、ドライバ６の出力制御データ（ドライバ
エネーブル）を生成している。
びＣＬＯＣＫ４についても高速クロックを生成している
（１２、１３、１４）。次に、フォーマットコントロー
ル部３に於いては、これら４種のクロックを基に、制御
パタンでゲートを行い、ドライバ制御に必要な波形を整
形している。フォーマットコントロール部３の出力は、
ＲＳフリップフロップ４と、ＲＳフリップフロップ５に
与えられる。ＲＳフリップフロップ４では、Ｓ端子に対
するセットタイミングと、Ｒ端子に対するリセットタイ
ミングにより、ドライバ６のパタンデータを生成してい
る。そして、ＲＳフリップフロップ５では、Ｓ端子に対
するセットタイミングと、Ｒ端子に対するリセットタイ
ミングにより、ドライバ６の出力制御データ（ドライバ
エネーブル）を生成している。
【０００９】以上のように、２ＷＡＹインタリーブによ
り、クロックを倍速動作させ、高速クロックとして取り
出している。そして、ＣＬＯＬＫ１から４までの４種の
クロックを動作させて、ドライバ制御データやドライバ
パターンを生成している。図３に、従来のドライバ用ク
ロック発生部のタイミングチャートを示す。
り、クロックを倍速動作させ、高速クロックとして取り
出している。そして、ＣＬＯＬＫ１から４までの４種の
クロックを動作させて、ドライバ制御データやドライバ
パターンを生成している。図３に、従来のドライバ用ク
ロック発生部のタイミングチャートを示す。
【００１０】奇数クロック（ｂ）のトリガ点から時間Ｔ
C1後に、カウンタ遅延回路１１２から信号が出力し、ゲ
ート１１３を開き、ＲＥＦ．ＣＬＫが出力する。そし
て、遅延素子１１４において、ＴD1遅延後に信号が取り
出され、オアゲート１１９に出力が印加される。この遅
延量（ＴC1＋ＴD1）は、奇数データ（ａ）に対応した数
値となっている。
C1後に、カウンタ遅延回路１１２から信号が出力し、ゲ
ート１１３を開き、ＲＥＦ．ＣＬＫが出力する。そし
て、遅延素子１１４において、ＴD1遅延後に信号が取り
出され、オアゲート１１９に出力が印加される。この遅
延量（ＴC1＋ＴD1）は、奇数データ（ａ）に対応した数
値となっている。
【００１１】次に、偶数クロック（ｄ）のトリガ点から
時間ＴC2後に、カウンタ遅延回路１１６から信号が出力
し、ゲート１１７を開き、ＲＥＦ．ＣＬＫが出力する。
そして、遅延素子１１８において、ＴD2遅延後に信号が
取り出され、オアゲート１１９に出力が印加される。こ
の遅延量（ＴC2＋ＴD2）は、偶数データ（ｃ）に対応し
た数値となっている。オアゲート１１９においては、奇
数及び偶数の発生クロックが論理和して取り出される。
時間ＴC2後に、カウンタ遅延回路１１６から信号が出力
し、ゲート１１７を開き、ＲＥＦ．ＣＬＫが出力する。
そして、遅延素子１１８において、ＴD2遅延後に信号が
取り出され、オアゲート１１９に出力が印加される。こ
の遅延量（ＴC2＋ＴD2）は、偶数データ（ｃ）に対応し
た数値となっている。オアゲート１１９においては、奇
数及び偶数の発生クロックが論理和して取り出される。
【００１２】
【考案が解決しようとする課題】従来の半導体試験装置
用波形整形回路は次のような欠点をもっていた。
用波形整形回路は次のような欠点をもっていた。
【００１３】一般に、被測定デバイスについて、高速デ
バイスのものは、Ｉ／Ｏスプリット（入力専用ピンと出
力専用ピンが分離）のものが多い傾向がある。低速デバ
イスのものは、Ｉ／Ｏ出力制御付きのものが多い傾向が
ある。従って、高速デバイスを対象に試験を行う場合に
は、ドライバ出力制御部の回路が不要となる。しかし、
従来は、この部分の回路が無駄となっていた。
バイスのものは、Ｉ／Ｏスプリット（入力専用ピンと出
力専用ピンが分離）のものが多い傾向がある。低速デバ
イスのものは、Ｉ／Ｏ出力制御付きのものが多い傾向が
ある。従って、高速デバイスを対象に試験を行う場合に
は、ドライバ出力制御部の回路が不要となる。しかし、
従来は、この部分の回路が無駄となっていた。
【００１４】本考案は、上述したような従来の技術が有
する問題点に鑑みてなされるものであって、半導体試験
装置の波形整形回路に於いて、低速時には、ドライバ出
力制御クロックとして使用し、高速時には、ドライバ波
形用・クロックとして使用するクロック発生部を備え
て、全体として回路規模を縮小した、半導体試験装置用
波形整形回路を提供するものである。
する問題点に鑑みてなされるものであって、半導体試験
装置の波形整形回路に於いて、低速時には、ドライバ出
力制御クロックとして使用し、高速時には、ドライバ波
形用・クロックとして使用するクロック発生部を備え
て、全体として回路規模を縮小した、半導体試験装置用
波形整形回路を提供するものである。
【００１５】
【課題を解決するための手段】この考案によれば、ＲＡ
ＴＥ発生部１、２ＷＡＹインタリーブ部２、クロック生
成部１１，１２，１３，１４、フォーマットコントロー
ル部３、ＲＳフリップフロップ４，５とを備えて、Ｉ／
Ｏ制御用のドライバイネーブル端を備えるドライバ６に
対して、インタリーブ構成によってドライバ用波形等を
生成する波形整形回路に於いて、クロック発生部１１，
１２，１３，１４に２ＷＡＹインタリーブに対応して２
系統備えていた従来のクロック発生手段（例えばタイミ
ングデータメモリ１１１，１１５とカウンタ遅延回路１
１２，１１６とアンドゲート１１３，１１７と遅延素子
１１４，１１８）に対して一方の１系統を削除した少な
くとも１系統のクロック発生手段を備え、２ＷＡＹイン
タリーブ部２が出力する２相ＷＡＹに分配された奇数用
のデータａと偶数用データｃとを合成して出力し、２相
に分配された奇数クロックｂと偶数クロックｄとを合成
して出力するパラシリ変換部７を具備し、選択信号ＳＥ
Ｌによる低速ドライバ波形時においては２ＷＡＹインタ
リーブ部２から出力される奇数用データａ、偶数用デー
タｃ、奇数クロックｂ、偶数クロックｄをクロック生成
部１１，１２，１３，１４へ出力し、選択信号ＳＥＬに
よる高速ドライバ波形時においてはパラシリ変換部７か
ら出力される合成されたデータＤＡＴＡ及び合成された
クロックＣＬＫをクロック生成部１１，１２，１３，１
４へ出力するセレクタ部８を具備し、第１に、選択信号
ＳＥＬによる低速ドライバ波形時においてはフォーマッ
トコントロール部３が出力する第１のセットタイミング
信号Ｓ及び第１のリセットタイミング信号Ｒをパタンデ
ータを生成する第１のＲＳフリップフロップ４の対応す
るＳ端子、Ｒ端子へ供給し、フォーマットコントロール
部３が出力する第２のセットタイミング信号Ｌ及び第２
のリセットタイミング信号ＴをＩ／Ｏ制御用の第２のＲ
Ｓフリップフロップ５の対応するＳ端子、Ｒ端子へ供給
し、第２に、選択信号ＳＥＬによる高速ドライバ波形時
においてはフォーマットコントロール部３が出力する第
１のセットタイミング信号Ｓと第２のセットタイミング
信号Ｌとを合成した信号を第１のＲＳフリップフロップ
４のＳ端子へ供給し、フォーマットコントロール部３が
出力する第１のリセットタイミング信号Ｒと第２のリセ
ットタイミング信号Ｔ とを合成した信号を第１のＲＳフ
リップフロップ４のＲ端子へ供給し、第２のＲＳフリッ
プフロップ５の出力はセット状態に固定制御する合成部
９を具備して、波形生成することを特徴とした、半導体
試験装置用波形整形回路を構成する。
ＴＥ発生部１、２ＷＡＹインタリーブ部２、クロック生
成部１１，１２，１３，１４、フォーマットコントロー
ル部３、ＲＳフリップフロップ４，５とを備えて、Ｉ／
Ｏ制御用のドライバイネーブル端を備えるドライバ６に
対して、インタリーブ構成によってドライバ用波形等を
生成する波形整形回路に於いて、クロック発生部１１，
１２，１３，１４に２ＷＡＹインタリーブに対応して２
系統備えていた従来のクロック発生手段（例えばタイミ
ングデータメモリ１１１，１１５とカウンタ遅延回路１
１２，１１６とアンドゲート１１３，１１７と遅延素子
１１４，１１８）に対して一方の１系統を削除した少な
くとも１系統のクロック発生手段を備え、２ＷＡＹイン
タリーブ部２が出力する２相ＷＡＹに分配された奇数用
のデータａと偶数用データｃとを合成して出力し、２相
に分配された奇数クロックｂと偶数クロックｄとを合成
して出力するパラシリ変換部７を具備し、選択信号ＳＥ
Ｌによる低速ドライバ波形時においては２ＷＡＹインタ
リーブ部２から出力される奇数用データａ、偶数用デー
タｃ、奇数クロックｂ、偶数クロックｄをクロック生成
部１１，１２，１３，１４へ出力し、選択信号ＳＥＬに
よる高速ドライバ波形時においてはパラシリ変換部７か
ら出力される合成されたデータＤＡＴＡ及び合成された
クロックＣＬＫをクロック生成部１１，１２，１３，１
４へ出力するセレクタ部８を具備し、第１に、選択信号
ＳＥＬによる低速ドライバ波形時においてはフォーマッ
トコントロール部３が出力する第１のセットタイミング
信号Ｓ及び第１のリセットタイミング信号Ｒをパタンデ
ータを生成する第１のＲＳフリップフロップ４の対応す
るＳ端子、Ｒ端子へ供給し、フォーマットコントロール
部３が出力する第２のセットタイミング信号Ｌ及び第２
のリセットタイミング信号ＴをＩ／Ｏ制御用の第２のＲ
Ｓフリップフロップ５の対応するＳ端子、Ｒ端子へ供給
し、第２に、選択信号ＳＥＬによる高速ドライバ波形時
においてはフォーマットコントロール部３が出力する第
１のセットタイミング信号Ｓと第２のセットタイミング
信号Ｌとを合成した信号を第１のＲＳフリップフロップ
４のＳ端子へ供給し、フォーマットコントロール部３が
出力する第１のリセットタイミング信号Ｒと第２のリセ
ットタイミング信号Ｔ とを合成した信号を第１のＲＳフ
リップフロップ４のＲ端子へ供給し、第２のＲＳフリッ
プフロップ５の出力はセット状態に固定制御する合成部
９を具備して、波形生成することを特徴とした、半導体
試験装置用波形整形回路を構成する。
【００１６】
【作用】本考案では、波形整形回路に於いて、クロック
発生部の入口に、パラシリ変換部を設けて、従来、低速
でも常にパラレル動作だった為に、低速時には冗長であ
った回路を削除することができた。この場合でも、当該
合成部９で、所望により、複数クロックを重畳して取り
出して、波形生成することができる。このため、合成部
９の入力端における信号ＳとＲの組で生成されたパルス
と、信号ＬとＴの組とで生成されたパルスとが重畳した
波形をドライバパタンとして得られ、インタリーブした
のと同じ効果が得られる。
発生部の入口に、パラシリ変換部を設けて、従来、低速
でも常にパラレル動作だった為に、低速時には冗長であ
った回路を削除することができた。この場合でも、当該
合成部９で、所望により、複数クロックを重畳して取り
出して、波形生成することができる。このため、合成部
９の入力端における信号ＳとＲの組で生成されたパルス
と、信号ＬとＴの組とで生成されたパルスとが重畳した
波形をドライバパタンとして得られ、インタリーブした
のと同じ効果が得られる。
【００１７】
【実施例】本考案の実施例について図面を参照して説明
する。図１は本考案の１実施例を示すブロック図であ
る。
する。図１は本考案の１実施例を示すブロック図であ
る。
【００１８】図１に於いて示すように、２ＷＡＹインタ
リーブ２の後段に、パラシリ変換部７を設ける。パラシ
リ変換部７の内部は、図４に示す。パラシリ変換部７で
は、奇数データ（ａ）と偶数データ（ｃ）の２入力信号
を受取り、内部において並べ変えて合成し、ＤＡＴＡと
して、１信号で出力するものである。このとき、奇数ク
ロック（ｂ）と偶数クロック（ｄ）で整時する。また、
奇数クロック（ｂ）と偶数クロック（ｄ）は、論理和を
して、ＣＬＫ信号として１信号で出力する。図５に、パ
ラシリ変換部のタイムチャートを示す。パラレルデータ
（ａ１）（１番目、３番目、…）と（ｃ１）（２番目、
４番目、…）は、シリアルデータＤＡＴＡ（１番目、２
番目、３番目、４番目、…）に変換されている。
リーブ２の後段に、パラシリ変換部７を設ける。パラシ
リ変換部７の内部は、図４に示す。パラシリ変換部７で
は、奇数データ（ａ）と偶数データ（ｃ）の２入力信号
を受取り、内部において並べ変えて合成し、ＤＡＴＡと
して、１信号で出力するものである。このとき、奇数ク
ロック（ｂ）と偶数クロック（ｄ）で整時する。また、
奇数クロック（ｂ）と偶数クロック（ｄ）は、論理和を
して、ＣＬＫ信号として１信号で出力する。図５に、パ
ラシリ変換部のタイムチャートを示す。パラレルデータ
（ａ１）（１番目、３番目、…）と（ｃ１）（２番目、
４番目、…）は、シリアルデータＤＡＴＡ（１番目、２
番目、３番目、４番目、…）に変換されている。
【００１９】次に、パラシリ変換部７の後段に、セレク
タ部８を設ける。もし、選択信号ＳＥＬがハイの場合に
は、各セレクタ（８１、８２、８３、８４）は従来通
り、２ＷＡＹインタリーブの出力信号（ａ，ｂ，ｃ，
ｄ）を通過させる。もし、選択信号ＳＥＬがローの場合
には、各セレクタ（８１、８２、８３、８４）はパラシ
リ変換部７の出力（ＤＡＴＡ、ＣＬＫ）を通過させる。
タ部８を設ける。もし、選択信号ＳＥＬがハイの場合に
は、各セレクタ（８１、８２、８３、８４）は従来通
り、２ＷＡＹインタリーブの出力信号（ａ，ｂ，ｃ，
ｄ）を通過させる。もし、選択信号ＳＥＬがローの場合
には、各セレクタ（８１、８２、８３、８４）はパラシ
リ変換部７の出力（ＤＡＴＡ、ＣＬＫ）を通過させる。
【００２０】次に、セレクタ部の各出力信号は、クロッ
ク生成部（１１、１２、１３、１４）に印加する。クロ
ック生成部１１の内部構成は、従来と同様に、タイミン
グデータメモリ１１１、カウンタ遅延回路１１２、アン
ドゲート１１３、及び遅延素子１１４により構成されて
いる。但し、インタリーブ用の残り半分（１１５、１１
６、１１７、１１８、１１９）は削除している。つま
り、本考案によるクロック生成部（１１、１２、１３、
１４）は、従来の半分の回路規模で構成している。そし
て、この部分では、インタリーブ動作を行わない。
ク生成部（１１、１２、１３、１４）に印加する。クロ
ック生成部１１の内部構成は、従来と同様に、タイミン
グデータメモリ１１１、カウンタ遅延回路１１２、アン
ドゲート１１３、及び遅延素子１１４により構成されて
いる。但し、インタリーブ用の残り半分（１１５、１１
６、１１７、１１８、１１９）は削除している。つま
り、本考案によるクロック生成部（１１、１２、１３、
１４）は、従来の半分の回路規模で構成している。そし
て、この部分では、インタリーブ動作を行わない。
【００２１】次に、各発生クロック（ＣＬＯＣＫ１、Ｃ
ＬＯＣＫ２、ＣＬＯＣＫ３、ＣＬＯＣＫ４）は、フォー
マットコントロール部３に印加する。フォーマットコン
トロール部３の動作は、従来と同様である。なお、フォ
ーマットコントロール３内では、コントロール部をメモ
リにして自由度をもたせ、任意のクロックを選択して組
み合わせれるように構成してもよい。
ＬＯＣＫ２、ＣＬＯＣＫ３、ＣＬＯＣＫ４）は、フォー
マットコントロール部３に印加する。フォーマットコン
トロール部３の動作は、従来と同様である。なお、フォ
ーマットコントロール３内では、コントロール部をメモ
リにして自由度をもたせ、任意のクロックを選択して組
み合わせれるように構成してもよい。
【００２２】次に、フォーマットコントロール３の各出
力は、合成部９に印加する。合成部９の内部構成を、図
６に示す。ＣＬＯＣＫ１に対応する信号は、Ｓ端子に加
えられる。ＣＬＯＣＫ２に対応する信号する信号は、Ｒ
端子に加えられる。ＣＬＯＣＫ３に対応する信号は、Ｌ
端子に加えられる。ＣＬＯＣＫ４に対応する信号は、Ｔ
端子に加えられる。もし、選択信号ＳＥＬがハイの場合
には、各入力信号（Ｓ、Ｒ、Ｌ、Ｔ）は、そのまま各独
立して出力端に導かれる。そして、従来通り、ＲＳフリ
ップフロップ４に於いて、ドライバパタンが生成され、
ＲＳフリップフロプ５に於いて、ドライバ出力制御パタ
ンが生成される。そして、ドライバ６は、Ｉ／Ｏ制御さ
れたドライバ波形を出力する。
力は、合成部９に印加する。合成部９の内部構成を、図
６に示す。ＣＬＯＣＫ１に対応する信号は、Ｓ端子に加
えられる。ＣＬＯＣＫ２に対応する信号する信号は、Ｒ
端子に加えられる。ＣＬＯＣＫ３に対応する信号は、Ｌ
端子に加えられる。ＣＬＯＣＫ４に対応する信号は、Ｔ
端子に加えられる。もし、選択信号ＳＥＬがハイの場合
には、各入力信号（Ｓ、Ｒ、Ｌ、Ｔ）は、そのまま各独
立して出力端に導かれる。そして、従来通り、ＲＳフリ
ップフロップ４に於いて、ドライバパタンが生成され、
ＲＳフリップフロプ５に於いて、ドライバ出力制御パタ
ンが生成される。そして、ドライバ６は、Ｉ／Ｏ制御さ
れたドライバ波形を出力する。
【００２３】次に、選択信号ＳＥＬが、ローの場合につ
いて述べる。パラシリ変換部７において、選択信号ＳＥ
Ｌがローになると、出力データ（ＤＡＴＡ）は、全ての
クロック生成部（１１、１２、１３、１４）に印加さ
れ、また、出力クロック（ＣＬＫ）は、全てのクロック
生成部（１１、１２、１３、１４）に印加される。すな
わち、奇数サイクルと偶数サイクルが重畳した動作を全
てのクロック生成部は行う。
いて述べる。パラシリ変換部７において、選択信号ＳＥ
Ｌがローになると、出力データ（ＤＡＴＡ）は、全ての
クロック生成部（１１、１２、１３、１４）に印加さ
れ、また、出力クロック（ＣＬＫ）は、全てのクロック
生成部（１１、１２、１３、１４）に印加される。すな
わち、奇数サイクルと偶数サイクルが重畳した動作を全
てのクロック生成部は行う。
【００２４】次に、選択信号ＳＥＬが、ローの場合にお
ける合成部９の動作を図７に示す。インバータ９１の出
力がハイであるため、アンドゲート９２、９４は開き、
入力端子Ｌの信号は、オアゲート９６で、入力信号Ｓと
論理和される。そして、入力端子Ｔの信号は、オアゲー
ト９７で入力端子Ｒの信号と論理和される。次に、オア
ゲート９６の出力は、ＲＳフリップフロップ４のセット
信号となる。そして、オアゲート９７の出力は、ＲＳフ
リップフロップ４のリセット信号となる。そして、ドラ
イバ６のドライバパタンとなる。このため、合成部９の
入力端における信号ＳとＲの組で生成されたパルスと、
信号ＬとＴの組とで生成されたパルスとが重畳した波形
をドライバパタンとして得られ、インタリーブしたのと
同じ効果が得られる。
ける合成部９の動作を図７に示す。インバータ９１の出
力がハイであるため、アンドゲート９２、９４は開き、
入力端子Ｌの信号は、オアゲート９６で、入力信号Ｓと
論理和される。そして、入力端子Ｔの信号は、オアゲー
ト９７で入力端子Ｒの信号と論理和される。次に、オア
ゲート９６の出力は、ＲＳフリップフロップ４のセット
信号となる。そして、オアゲート９７の出力は、ＲＳフ
リップフロップ４のリセット信号となる。そして、ドラ
イバ６のドライバパタンとなる。このため、合成部９の
入力端における信号ＳとＲの組で生成されたパルスと、
信号ＬとＴの組とで生成されたパルスとが重畳した波形
をドライバパタンとして得られ、インタリーブしたのと
同じ効果が得られる。
【００２５】なお、この場合、ＲＳフリップフロップ５
については、セット端子には、オアゲート９３よりのハ
イ信号が常に印加されており、また、リセット端子に
は、ゲート９５よりのロー信号が常に印加されているこ
とから、ＲＳフリップフロップ５の出力は常にハイに固
定している。このため、ドライバ６の出力制御信号は常
に動作状態であり、Ｉ／Ｏスプリットモード（ドライバ
状態）専用となって動作している。
については、セット端子には、オアゲート９３よりのハ
イ信号が常に印加されており、また、リセット端子に
は、ゲート９５よりのロー信号が常に印加されているこ
とから、ＲＳフリップフロップ５の出力は常にハイに固
定している。このため、ドライバ６の出力制御信号は常
に動作状態であり、Ｉ／Ｏスプリットモード（ドライバ
状態）専用となって動作している。
【００２６】以上のように、本考案による波形整形回路
に於いては、クロック発生部の入口に、パラシリ変換部
を設けて、従来、低速でも常にパラレル動作だった為
に、低速時には冗長であった回路を削除することがで
き。回路規模を縮小できた。
に於いては、クロック発生部の入口に、パラシリ変換部
を設けて、従来、低速でも常にパラレル動作だった為
に、低速時には冗長であった回路を削除することがで
き。回路規模を縮小できた。
【００２７】
【考案の効果】以上説明したように本考案は構成されて
いるので、次に記載する効果を奏する。
いるので、次に記載する効果を奏する。
【００２８】半導体試験装置の波形整形回路に於いて、
低速時には、ドライバ出力制御クロックとして使用し、
高速時には、ドライバ波形用・クロックとして使用する
クロック発生部を備えて、全体として回路規模を縮小し
た、半導体試験装置用波形整形回路が実現できた。
低速時には、ドライバ出力制御クロックとして使用し、
高速時には、ドライバ波形用・クロックとして使用する
クロック発生部を備えて、全体として回路規模を縮小し
た、半導体試験装置用波形整形回路が実現できた。
【図１】本考案の構成を示すブロック図である。
【図２】従来の構成を示すブロック図である。
【図３】従来の動作を示すタイムチャートである。
【図４】本考案のパラシリ変換部の構成を示すブロック
図である。
図である。
【図５】本考案のパラシリ変換部の動作を示すタイムチ
ャートである。
ャートである。
【図６】本考案の合成部の構成を示すブロック図であ
る。
る。
【図７】本考案の合成部の動作を示すブロック図であ
る。
る。
１ ＲＡＴＥ発生部 ２ ２ＷＡＹインタリーブ部 ３ フォーマットコントロール部 ４、５ ＲＳフリップフロップ ６ ドライバ ７ パラシリ変換部 ８ セレクタ部 ９ 合成部 １１、１２、１３、１４ クロック発生部 ８１、８２、８３、８４ セレクタ １１１、１１５ タイミングデータメモリ １１２、１１６ カウンタ遅延回路 １１３、１１７ アンドゲート １１４、１１８ 遅延素子 １１９ オアゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−180906（ＪＰ，Ａ) 特開 平４−5584（ＪＰ，Ａ) 特開 平５−223898（ＪＰ，Ａ) 特開 平５−232187（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28
Claims (1)
- 【請求項１】 Ｉ／Ｏ制御用のドライバイネーブル端を
備えるドライバ（６）に対して、インタリーブ構成によ
ってドライバ用波形を生成する波形整形回路に於いて、２ＷＡＹ インタリーブ部（２）が出力する２相に分配さ
れた奇数用のデータ（ａ）と偶数用データ（ｃ）とを合
成して出力し、２相に分配された奇数クロック（ｂ）と
偶数クロック（ｄ）とを合成して出力するパラシリ変換
部（７）を設け、低速ドライバ波形時においては２ＷＡＹインタリーブ部
（２）から出力される奇数用データ（ａ）、偶数用デー
タ（ｃ）、奇数クロック（ｂ）、偶数クロック（ｄ）を
クロック生成部（１１，１２，１３，１４）へ出力し、
高速ドライバ波形時においては該パラシリ変換部（７）
から出力される合成されたデータ（ＤＡＴＡ）及び合成
されたクロック（ＣＬＫ）をクロック生成部（１１，１
２，１３，１４）へ出力 するセレクタ部（８）を設け、第１に、低速ドライバ波形時においてはフォーマットコ
ントロール部（３）が出力する第１のセットタイミング
信号（Ｓ）及び第１のリセットタイミング信号（Ｒ）を
パタンデータを生成する第１のＲＳフリップフロップ
（４）の対応するＳ端子、Ｒ端子へ供給し、フォーマッ
トコントロール部（３）が出力する第２のセットタイミ
ング信号（Ｌ）及び第２のリセットタイミング信号
（Ｔ）をＩ／Ｏ制御用の第２のＲＳフリップフロップ
（５）の対応するＳ端子、Ｒ端子へ供給し、第２に、高
速ドライバ波形時においてはフォーマットコントロール
部（３）が出力する第１のセットタイミング信号（Ｓ）
と第２のセットタイミング信号（Ｌ）とを合成した信号
を該第１のＲＳフリップフロップ（４）のＳ端子へ供給
し、フォーマットコントロール部（３）が出力する第１
のリセットタイミング信号（Ｒ）と第２のリセットタイ
ミング信号（Ｔ）とを合成した信号を該第１のＲＳフリ
ップフロップ（４）のＲ端子へ供給し、該第２のＲＳフ
リップフロップ（５）の出力はセット状態に固定制御す
る 合成部（９）を設け、以上を具備 して、波形生成することを特徴とした、半導
体試験装置用波形整形回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993055709U JP2590738Y2 (ja) | 1993-09-21 | 1993-09-21 | 半導体試験装置用波形整形回路 |
| DE4433512A DE4433512C2 (de) | 1993-09-21 | 1994-09-20 | Wellenform-Formatierungseinrichtung |
| US08/310,162 US5465066A (en) | 1993-09-21 | 1994-09-21 | Waveform formatter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993055709U JP2590738Y2 (ja) | 1993-09-21 | 1993-09-21 | 半導体試験装置用波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0720582U JPH0720582U (ja) | 1995-04-11 |
| JP2590738Y2 true JP2590738Y2 (ja) | 1999-02-17 |
Family
ID=13006415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993055709U Expired - Lifetime JP2590738Y2 (ja) | 1993-09-21 | 1993-09-21 | 半導体試験装置用波形整形回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5465066A (ja) |
| JP (1) | JP2590738Y2 (ja) |
| DE (1) | DE4433512C2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039316B2 (ja) * | 1995-04-20 | 2000-05-08 | 横河電機株式会社 | 信号発生装置 |
| JP3466774B2 (ja) * | 1995-05-17 | 2003-11-17 | 株式会社アドバンテスト | 半導体試験装置における周期発生回路 |
| US5893049A (en) * | 1996-08-06 | 1999-04-06 | Pacesetter, Inc. | Rapid response voltage threshold determination circuit for electrophysiology diagnostic device |
| JP2964985B2 (ja) * | 1997-02-28 | 1999-10-18 | 安藤電気株式会社 | 半導体試験装置の波形整形回路 |
| JP3287391B2 (ja) * | 1997-07-17 | 2002-06-04 | シャープ株式会社 | 半導体装置 |
| EP1653239B1 (en) * | 2003-05-15 | 2007-11-14 | Advantest Corporation | Test apparatus with waveform formatter |
| CN1833212B (zh) * | 2003-07-31 | 2011-06-08 | 株式会社半导体能源研究所 | 半导体装置及半导体装置的驱动方法 |
| US20070063741A1 (en) * | 2005-09-22 | 2007-03-22 | Tarango Tony M | Testing of integrated circuit receivers |
| KR101285287B1 (ko) * | 2009-06-22 | 2013-07-11 | 가부시키가이샤 어드밴티스트 | 타이밍 발생기 및 시험 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3694632A (en) * | 1969-12-31 | 1972-09-26 | Hawker Siddeley Dynamics Ltd | Automatic test equipment utilizing a matrix of digital differential analyzer integrators to generate interrogation signals |
| DE3861319D1 (de) * | 1988-01-28 | 1991-01-31 | Hewlett Packard Gmbh | Impulsformerschaltung. |
| US5018144A (en) * | 1989-04-28 | 1991-05-21 | International Business Machines Corporation | Logic performance verification and transition fault detection |
| US5212443A (en) * | 1990-09-05 | 1993-05-18 | Schlumberger Technologies, Inc. | Event sequencer for automatic test equipment |
| JPH04218785A (ja) * | 1990-12-19 | 1992-08-10 | Advantest Corp | Ｉｃ試験装置 |
| US5406132A (en) * | 1992-01-21 | 1995-04-11 | Advantest Corporation | Waveform shaper for semiconductor testing devices |
-
1993
- 1993-09-21 JP JP1993055709U patent/JP2590738Y2/ja not_active Expired - Lifetime
-
1994
- 1994-09-20 DE DE4433512A patent/DE4433512C2/de not_active Expired - Fee Related
- 1994-09-21 US US08/310,162 patent/US5465066A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5465066A (en) | 1995-11-07 |
| DE4433512C2 (de) | 2001-03-22 |
| JPH0720582U (ja) | 1995-04-11 |
| DE4433512A1 (de) | 1995-04-13 |
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