DE4433512C2 - Wellenform-Formatierungseinrichtung - Google Patents

Description

Die Erfindung betrifft eine Wellenform-Formatierungseinrich­ tung für ein Halbleiterprüfgerät und insbesondere eine Mehr­ takt-Wellenform-Formatierungseinrichtung zum Erzeugen von Wel­ lenformen von Prüfgerätetreibern unter Verwendung von Mehr­ fachtakten.

Die EP-A-0 474 274 zeigt ein automatisches Prüfsystem mit meh­ reren Sequenzern auf einer per-Pin Basis zum Erzeugen von Prüfsignalen für die entsprechenden Pins der zu prüfenden Vorrichtung. Das Taktsignal (Globaltakt) wird an alle Sequen­ zer geliefert, d. h. in diesem Prüfsystem ist lediglich ein einziger Taktgeber vorhanden. Somit besitzt das Prüfsystem keine Fähigkeit den Testbetrieb zu verändern, d. h. zwischen einem Hochgeschwindigkeitsbetrieb (mittels Verschachtelungs­ schaltung) und einem Betrieb mit niedriger Geschwindigkeit (mittels einer Parallel-Seriel-Wandlerschaltung) zu wechseln.

Die WO 93/14412 beschreibt eine Wellenform-Formungsschaltung für eine Halbleiterprüfvorrichtung. Die Prüfvorrichtung weist mehrere Taktsignale auf, die an die Wellenform-Formungsschal­ tung zum Erzeugen von Testsignalen mit ausgewählten Taktflan­ ken angelegt werden. Die Taktsignale besitzen die selbe Taktrate aber unterschiedliche Phasen, so daß sie unterschied­ liche Taktflanken erzeugen. Die WO 93/14412 zeigt nicht meh­ rere Taktgeber mit unterschiedlichen Taktraten bzw. Frequen­ zen. Darüber hinaus weist die Halbleiterprüfvorrichtung keine Verschachtelungsschaltung oder eine Parallel/Seriel-Wandler­ schaltung auf.

Die US-A-5 003 194 beschreibt eine Formatierungsschaltung zum Erzeugen von kurzen und variablen Impulsbreiten von Prüfsigna­ len, die an eine zu prüfende Vorrichtung angelegt werden. Die Formatierungsschaltung weist eine Einrichtung zum Erzeugen von Start- und Stopsignalen zum Definieren von Taktflanken (Im­ pulsbreiten) des Prüfsignals auf, wobei Frequenzteilerschal­ tungen verwendet werden. Dieses U.S.-Patent zeigt allerdings nicht die Verwendung von mehreren Taktsignalen mit unter­ schiedlichen Frequenzen und beschreibt auch nicht den Wechsel von Betriebsgeschwindigkeiten des Testbetriebes. Ferner weist diese Formatierungsschaltung keine Verschachtelungsschaltung oder eine Parallel-Seriel-Wandlerschaltung auf.

EP-A-0 491 290 beschreibt ein IC-Prüfgerät zum Prüfen eines Speichers in einem logischen IC. Das IC-Prüfgerät weist eine Wellenform-Formatierungseinrichtung zum Erzeugen eines Testsi­ gnals auf, das an den zu prüfenden Speicher angelegt wird. Dieses Dokument beschreibt nicht, mehrere Taktsignale zu ver­ wenden, bzw. durch Verwendung unterschiedlicher Taktsignale die Geschwindigkeiten der Prüfsignale zu wechseln. Ferner ist in der EP-A-0 491 290 keine Verschachtelungsschaltung und kein Parallel-Serien-Umsetzer beschrieben.

Bei einem Halbleiterprüfgerät wird ein Verschachtelungsverfah­ ren verwendet, um eine Hochgeschwindigkeitstakterzeugseinrich­ tung (Taktgenerator) zu realisieren. Bei einem typischen Ver­ schachtelungsverfahren werden mehrere Taktsignale, beispiels­ weise n Taktsignale, multipliziert, um ein kombiniertes Takt­ signal zu erzeugen, das n-mal schneller ist als jedes einzelne Taktsignal. Die Hochgeschwindgkeitstakterzeugungseinrichtung wird normalerweise als eine Wellenform-Formatierungsschaltung in einem Treiber und einem Vergleicher in einem Halbleiter­ prüfgerät verwendet. Der Treiber, in dem eine Wellenform-For­ matierungseinheit vorsehen ist, führt einer zu prüfenden Vor­ richtung ein Prüfsignal zu. Der Vergleicher vergleicht das von der zu prüfenden Vorrichtung erhaltene Signal mit einem erwar­ teten Signal.

Aufgrund der zunehmenden Anzahl von Anschlüssen der zu prüfenden Vorrichtungen werden zunehmend Wellenform-For­ matierungsschaltungen mit einer Hochgeschwindigkeitstakt­ erzeugungseinrichtung verwendet. Beispielsweise werden bei neuen Halbleitervorrichtungen Hunderte von Anschlüssen ver­ wendet. Aufgrund der wachsenden Betriebsgeschwindigkeit sol­ cher zu prüfenden Vorrichtungen (DUT's) wird auch das Verschachtelungsverfahren zunehmend erforderlich. Dadurch nimmt jedoch möglicherweise der Schaltungsumfang der Hoch­ geschwindigkeitstakterzeugungseinrichtung zu.

Fig. 2 zeigt ein Beispiel einer Schaltungsanordnung einer Wellenform-Formatierungseinrichtung für einen Prüfgerätetreiber. Zunächst wird durch eine Testim­ pulserzeugungseinrichtung 1 ein Referenztakt erzeugt. Unter Verwendung des Referenztaktes erzeugt eine 2-Wege-Verschach­ telungseinheit 2 Taktdaten (a) für eine ungeradzahlige Peri­ ode, einen Takt (b) für die ungeradzahlige Periode, Taktda­ ten (c) für eine geradzahlige Periode und einen Takt (d) für die geradzahlige Periode.

Anschließend wird in einer Takterzeugungseinrichtung 11 ein Taktsignal CLOCK1 folgendermaßen erzeugt: Ein Takt­ datenspeicher 111 übergibt einem Verzögerungs-Zählerelement 112 Verzögerungsdaten als Einstellwert. Dieses Verzögerungs- Zählerelement 112 beginnt mit dem Zählvorgang, wenn der vor­ gegebene Takt (b) von der 2-Wege-Verschachtelungseinheit zu­ geführt wird. Das Verzögerungs-Zählerelement 112 erzeugt ein Übertragsignal, wenn der Zählwert den Einstellwert erreicht. Dadurch öffnet ein UND-Gatter 113 und gibt einen Referenz­ takt REF.CLK aus. Ein Verzögerungselement 114 verzögert ein dieses Element durchlaufendes Signal um einen Verzögerungs­ zeitbetrag, der kleiner ist als eine Signalperiode des Refe­ renztaktes. Das Ausgangssignal des Verzögerungselements 114 wird dem Eingangsanschluß eines ODER-Gatters 119 zugeführt.

Ein Taktdatenspeicher 115 übergibt die Verzögerungsda­ ten einem Verzögerungs-Zählerelement 116 als Einstellwert. Das Verzögerungs-Zählerelement 116 beginnt mit dem Zählvor­ gang, wenn der vorgegebene Takt (d) von der 2-Wege-Ver­ schachtelungseinheit zugeführt wird. Das Verzögerungs-Zäh­ lerelement 116 erzeugt ein Übertragsignal, wenn der Zählwert den Einstellwert erreicht. Dadurch öffnet ein UND-Gatter 117 und gibt das Referenztaktsignal REF.CLK aus. Ein Verzöge­ rungselement 118 verzögert ein dieses Element durchlaufendes Signal um einen Verzögerungszeitbetrag, der kleiner ist als eine Signalperiode des Referenztaktes. Das Ausgangssignal des Verzögerungselements 118 wird dem anderen Eingangs­ anschluß des ODER-Gatters 119 zugeführt. Daher werden im ODER-Gatter 119 ein Takt für die ungeradzahlige Periode und ein Takt für die geradzahlige Periode einer ODER-Verknüpfung unterzogen, wobei das ODER-Gatter das kombinierte Taktsignal CLOCK1 erzeugt.

Gemäß der gleichen Verarbeitung wie vorstehend be­ schrieben, werden durch Takterzeugungseinrichtungen 12, 13 und 14 Hochgeschwindigkeitstakte CLOCK2, CLOCK3 bzw. CLOCK4 erzeugt. Anschließend werden diese vier Takte CLOCK1- CLOCK4 in einer Formatierungssteuerungseinheit 3 verwendet, um zum Steuern der Prüfgerätetreiber erforderliche Wellen­ formen zu formatieren. Das Ausgangssignal der Formatierungs­ steuerungseinheit 3 wird einem RS-Flipflop 4 und einem RS- Flipflop 5 zugeführt. Im RS-Flipflop 4 wird die Wellenform für einen Treiber 6 erzeugt, indem einem Anschluß S der Setz-Takt und einem Anschluß R der Rücksetz-Takt zugeführt wird. Im RS-Flipflop 5 wird das Ausgangssteuerungssignal des Treibers 6 erzeugt, indem einem Anschluß S der Setz-Takt und einem Anschluß R der Rücksetz-Takt zugeführt wird.

Wie vorstehend beschrieben, werden durch das 2-Wege- Verschachtelungsverfahren die beiden Takte (b) und (d) mit­ einander verschachtelt und als Hochgeschwindigkeitstakt CLOCK1 erzeugt. Ähnlicherweise werden durch die Takterzeu­ gungseinrichtungen 12-14 die Hochgeschwindigkeitstakte CLOCK2-CLOCK4 erzeugt. Daher werden die Wellenformen und die Steuersignale für die Treiber unter Verwendung dieser vier Takte CLOCK1-CLOCK4 erzeugt.

Fig. 3 zeigt Taktdiagramme bzw. eine Impulsübersicht der Takterzeugungseinrichtung von Fig. 2. Der Takt (b) für die ungeradzahlige Periode und der Takt (d) für die gerad­ zahlige Periode sowie die Taktdaten (a) für die unge­ radzahlige Periode und die Taktdaten (c) für die geradzah­ lige Periode werden so bereitgestellt, wie in den Fig. 3A -3D dargestellt. Der Referenztakt REF.CLK ist in Fig. 3E dargestellt. Nach der Zeitdauer TC1 von einer Flanke des Taktes (b) für die ungeradzahlige Periode wird das UND-Gat­ ter 113 durch das Signal (Fig. 3F) vom Verzögerungs-Zähler­ element 112 geöffnet und der Referenztakt REF.CLK ausgegeben (Fig. 3G). Der Referenztakt REF.CLK wird im Verzögerungs­ element 114 um die Zeitdauer TD1 (Fig. 3H) verzögert und dem ODER-Gatter 119 zugeführt. Der Gesamtbetrag (TC1 + TD1) der Verzögerungszeit des Ausgangssignals des Verzögerungs­ elements 114 ist ein numerischer Wert, der den Taktdaten (a) für die ungeradzahlige Periode entspricht.

Nach der Zeitdauer TC2 von einer Flanke des Taktes (d) für die geradzahlige Periode wird das Gatter 117 durch das Signal (Fig. 3I) vom Verzögerungs-Zählerelement 116 ge­ öffnet, so daß der Referenztakt REF.CLK ausgegeben wird (Fig. 3J). Der Referenztakt REF.CLK wird im Verzögerungsele­ ment 118 um die Zeitdauer TD2 (Fig. 3K) verzögert und dem ODER-Gatter 119 zugeführt. Der Gesamtbetrag (TC2 + TD2) der Verzögerungszeit des Ausgangssignals des Verzögerungsele­ ments 118 ist ein numerischer Wert, der den Taktdaten (c) für die geradzahlige Periode entspricht. Die erhaltenen Takte für die ungeradzahlige Periode und für die geradzah­ lige Periode werden durch das ODER-Gatter 119 einer ODER- Verknüpfung unterzogen, um ein kombiniertes Taktsignal zu erzeugen, dessen Taktgeschwindigkeit doppelt so hoch ist wie diejenige der ursprünglichen Takte (Fig. 3L).

Die vorstehend beschriebene Wellenform- Formatierungseinrichtung weist die folgenden Probleme auf.

Allgemein wird bei einer Hochgeschwindigkeits-Halblei­ tervorrichtung ein Ein-Ausgabe-Trennverfahren verwendet, wo­ bei jeder Anschluß der Vorrichtung separat als ein Ein­ gangsanschluß oder ein Ausgangsanschluß beiträgt. Im Gegen­ satz dazu wird bei einer Halbleitervorrichtung, die mit ei­ ner relativ langsamen Geschwindigkeit arbeitet, ein Ein-Aus­ gabe-Steuerverfahren verwendet, wobei unter der Steuerung durch ein Ein-Ausgabe-Steuersignal ein Anschluß entweder als Eingabe- oder als Ausgabeanschluß wirkt. Daher muß ein Halb­ leitervorrichtungs-Prüfgerät eine Treibersteurungsschaltung aufweisen, um eine mit einer niedrigen Geschwindigkeit ar­ beitende Halbleitervorrichtung zu prüfen. Eine solche Trei­ bersteuerungsschaltung ist jedoch zum Prüfen einer Hochge­ schwindigkeits-Halbleitervorrichtung nicht geeignet, weil die Anschlußfunktion festgelegt ist.

Daher ist es Aufgabe der vorliegenden Erfindung, eine Wellenform-Formatierungseinrichtung bereitzustellen, bei der die Gesamtgröße der Schaltungen verringert ist und die kom­ pakt ist. Diese Aufgabe wird durch die Wellenform-Formatie­ rungseinrichtung gemäß der Erfindung gelöst. Die Erfindung geht dabei von den Grundgedanken aus, eine Takterzeugungs­ einrichtung bereitzustellen, deren Funktionen entsprechend der Arbeitsgeschwindigkeit der zu prüfenden Vorrichtung ge­ ändert werden können. D. h., bei einem Betrieb mit niedriger Geschwindigkeit werden Takte verwendet, um Wellenformen und Steuersignale von Prüfgerätetreibern zu erzeugen, wohingegen bei einem Hochgeschwindigkeitsbetrieb alle Takte dazu ver­ wendet werden, Wellenformen der Treiber zu erzeugen.

Erfindungsgemäß weist die Wellenform-Formatierungsein­ richtung auf: einen Parallel-Serien-Umsetzer, der parallele Daten und parallele Takte von einer Verschachtelungseinheit erhält und die parallelen Daten, gesteuert durch die Takte, in serielle Daten umsetzt, eine Datenauswahleinrichtung zum Auswählen entweder der parallelen Takte (vor der Parallel- Serien-Umsetzung) oder der seriellen Takte (nach der Pa­ rallel-Serien-Umsetzung). Die Wellenform-Formatierungsein­ richtung weist außerdem eine Wellenformkombinierschaltung zum Empfangen von Takten von den Takterzeugungseinrichtungen über eine Formatsteuerungsschaltung und zum Kombinieren die­ ser Takte auf, um Wellenformen und Steuersignale für Prüfgerätetreiber zu erzeugen.

Durch eine solche Anordnung können überflüssige Schal­ tungen des herkömmlichen Aufbaus, die auch zum Prüfen einer Hochgeschwindigkeitsvorrichtung permanent im parallelen Mo­ dus arbeiten, weggelassen werden. Bei einem Hochgeschwindig­ keits-Prüfvorgang können durch die Wellenformkombinierschal­ tung mehrere Takte kombiniert werden, um Steuersignale zu erzeugen, wodurch die gleiche Wirkung erzielt wird wie beim Verschachtelungsverfahren.

Fig. 1 zeigt ein Blockdiagramm einer Ausführungsform einer erfindungsgemäßen Wellenform-Formatierungseinrichtung;

Fig. 2 zeigt ein Blockdiagramm einer Wellenform-Formatierungseinrichtung;

Fig. 3 zeigt eine Impulsübersicht zum Erläutern von Arbeitsweisen der Wellenform-Formatierungs­ schaltung von Fig. 2;

Fig. 4 zeigt ein Blockdiagramm eines Parallel-Serien- Umsetzers der vorliegenden Erfindung;

Fig. 5 zeigt eine Impulsübersicht zum Erläutern von Arbeitsweisen des Parallel-Serien-Umsetzers von Fig. 4;

Fig. 6 zeigt ein Blockdiagramm der Wellenformkombi­ nierschaltung der vorliegenden Erfindung; und

Fig. 7 zeigt ein Blockdiagramm zum Erläutern von Ar­ beitsweisen der Wellenformkombinierschaltung von Fig. 6.

Fig. 1 zeigt ein Beispiel von Ausführungsformen der vorliegenden Erfindung in Blockform, wobei Teile, die denen von Fig. 2 entsprechen, durch gleiche Bezugszeichen be­ zeichnet werden. Bei der Anordnung von Fig. 1 sind zusätz­ lich zur Wellenform-Formatierungsschaltung von Fig. 2 ein Parallel-Serien-Umsetzer 7, eine Datenauswahleinrichtung 8 und eine Wellenformkombinierschaltung 9 vorgesehen. Außerdem sind Takterzeugungseinrichtungen 21-24 vorgesehen, die, verglichen mit den herkömmlichen Takterzeugungseinrichtungen 11-14 von Fig. 2, einen wesentlich einfacheren Schal­ tungsaufbau besitzen.

Der Parallel-Serien-Umsetzer 7 ist mit der Ausgangs­ seite der 2-Wege-Verschachtelungseinheit 2 verbunden. Fig. 4 zeigt ein Beispiel eines Schaltungsaufbaus des Parallel- Serien-Umsetzers 7. Der Parallel-Serien-Umsetzer 7 empfängt einen Datenstrom (a) für eine ungeradzahlige Periode und einen Datenstrom (c) für eine geradzahlige Periode, ordnet diese beiden Datenströme an und gibt am Ausgang als Aus­ gangssignal einen einzelnen Datenstrom DATA aus. Dadurch werden ein Takt (b) für eine ungeradzahlige Periode und ein Takt (d) für eine geradzahlige Periode verwendet, um die zeitliche Steuerung der Datenströme festzulegen. Der Takt (b) für die ungeradzahlige Periode und der Takt (d) für die geradzahlige Periode werden durch ein ODER-Gatter 730 kombi­ niert, wobei ein kombiniertes Taktsignal CLK an einem Aus­ gangsanschluß erzeugt wird.

Fig. 5 zeigt eine Impulsübersicht des Parallel-Serien- Umsetzers 7 von Fig. 4. Die Daten in den beiden Datenströ­ men a1 (erstes Datenelement, drittes Datenelement usw.) und c1 (zweites Datenelement, viertes Datenelement usw.) werden alternierend angeordnet, und der seriell umgeformte Daten­ strom DATA wird ausgegeben. D. h. der Datenstrom DATA weist in serieller Form bzw. nacheinander das erste, das zweite, das dritte und das vierte Datenelement mit einer Taktge­ schwindigkeit auf, die doppelt so hoch ist wie diejenige je­ des der ursprünglichen Daten a1 oder c1.

Gemäß den Fig. 4 und 5 wird der Datenstrom (a) am Eingang eines Flipflops 710 gemäß der zeitlichen Steuerung durch den Takt (b) (Fig. 5A) übernommen und wird als Da­ tenstrom (a1) ausgegeben, wie in Fig. 5C dargestellt. Der Takt (b) wird außerdem über ein Verzögerungselement 714 und einen Inverter (Nicht-Glied) 715 einem Flipflop 711 als Triggersignal zugeführt. Der invertierte Ausgang des Flipflops 711 ist mit dem Dateneingang des Flipflops 711 verbunden. Daher wirkt das Flipflop als 1/2-Untersetzer, der den Ausgangssignalzustand bei jedem zweiten Impuls des Tak­ tes (b) ändert. Die Ausgangssignale des Flipflops 711 und des Inverters 715 werden UND-Gattern 716 und 717 zugeführt, um Signale (a2) bzw. (a3) zu erzeugen (Fig. 5E und 5F). Die Signale (a2) und (a3) werden den Taktanschlüssen von Flipflops 712 bzw. 713 zugeführt, deren Eingangsanschlüssen die Daten (a1) vom Flipflop 710 zugeführt werden. Bei diesen Verhältnissen wird die Verzögerungszeit des Verzögerungs­ elements 714 so eingestellt, daß die Takte der Flipflops 712 und 713 ausreichend länger verzögert werden als die Erstel­ lungszeit der Daten (a1) beträgt.

Daher halten die Daten (a4) und (a5) an den Ausgängen der Flipflops 712 und 713, wie in den Fig. 5G und 5H dar­ gestellt, abwechselnd die Daten in jeder Periode der ur­ sprünglichen Daten (a1) für eine Zeitdauer von zwei Taktpe­ rioden. Das gleiche Verfahren wie vorstehend beschrieben, wird für die Daten (c) und den Takt (d) durch einen Schal­ tungsaufbau mit einem Flipflop 720, einem Verzögerungsele­ ment 724, einem Inverter 725, einem Flipflop 721, UND-Gat­ tern 726 und 727 und Flipflops 722 und 723 durchgeführt. Da­ durch halten die Daten (c4) und (c5) an den Ausgängen der Flipflops 722 und 723, wie in den Fig. 5K und 5L darge­ stellt, abwechselnd die Daten in jeder Periode der ursprüng­ lichen Daten (c1) (Fig. 5D) für eine Zeitdauer von zwei Taktperioden.

Der kombinierte Takt (Fig. 5M) der Takte (b) und (d) vom ODER-Gatter 730 wird über ein Verzögerungselement 733 und einen Inverter 734 den Triggeranschlüssen von Flipflops 731 und 732 zugeführt. Die Ausgänge der Flipflops 731 und 732 sind jeweils mit dem Eingang des anderen Flipflops ver­ bunden, wie in Fig. 4 dargestellt, so daß die Flipflops 731 und 732 einen 1/4-Untersetzer bilden. Daher ändert jedes der Ausgangssignale des Untersetzers, d. h. die durch die UND- Gatter 735-738 ausgegebenen Takte e2 bis e5, den Zustand bei jeder vierten Periode des Taktes (e1), wobei die Phasen­ differenz zwischen den Signalen e2 bis e5 jeweils eine Peri­ ode beträgt (Fig. 5N-5Q). Die logischen Produkte bzw. UND-Verknüpfungen der Daten (a4), (a5), (c4) und (c5) mit den Takten (e2), (e3), (e4) bzw. (e5) werden jeweils durch Gatter 718-729 erhalten. Die Ausgangssignale der Gatter 718-729 werden durch ein ODER-Gatter 740 kombiniert. Daher stellt das Ausgangssignal DATA des ODER-Gatters 740 die seriell kombinierten Daten der parallelen Daten (a) und (c) am Eingang des Parallel-Serien-Umsetzers 7 mit einer zweimal schnelleren Taktgeschwindigkeit dar (Fig. 5R).

Die Datenauswahleinrichtung 8 ist mit dem Parallel-Se­ rien-Umsetzer 7 verbunden. Bei diesem Beispiel weist die Da­ tenauswahleinrichtung 8 vier Auswahlschaltungen 81, 82, 83 und 84 auf, die jeweils durch ein an einem Anschluß 5 be­ reitgestelltes Auswahlsignal ein am Anschluß A oder am An­ schluß B vorhandenes Signal auswählen. Wenn ein Auswahlsi­ gnal SEL einen hohen Pegel annimmt, können die Daten (a) und (c) sowie die Takte (b) und (d) von der 2-Wege-Verschachte­ lungseinheit jede der Auswahlschaltungen 81, 82, 83 und 84 durchlaufen. Wenn das Auswahlsignal SEL einen niedrigen Pe­ gel annimmt, wählen die Auswahlschaltungen 81-84 die Aus­ gangssignale DATA und CLK vom Parallel-Serien-Umsetzer 7 aus.

Anschließend werden die Ausgangssignale der Auswahl­ schaltungen 81, 82, 83 und 84 den entsprechenden Takterzeu­ gungseinrichtungen (Taktgeneratoren) 21, 22, 23 und 24 zuge­ führt. Die Takterzeugungseinrichtung 21 weist einen Taktda­ tenspeicher 111, ein Verzögerungs-Zählerelement 112, ein UND-Gatter 113 und ein Verzögerungselement 114 auf, die mit den Komponenten in der in Fig. 2 dargestellten Takterzeugungseinrichtung 11 identisch sind. Die Takterzeu­ gungseinrichtung 21 weist jedoch keinen Taktdatenspeicher 115, kein Verzögerungs-Zählerelement 116, kein UND-Gatter 117 und kein Verzögerungselement 118 auf, die in Fig. 2 dargestellt sind. Ähnlicherweise ist gemäß dem Blockdiagramm von Fig. 1 in jeder der Takterzeugungseinrichtungen 22, 23 und 24 nur die Hälfte der Schaltungselemente der in Fig. 2 7 dargestellten herkömmlichen Takterzeugungseinrichtungen er­ forderlich. Der Grund für diese Verringerung der Anzahl der Schaltungselemente in den Takterzeugungseinrichtungen liegt darin, daß in den erfindungsgemäßen Takterzeugungseinrich­ tungen kein Verschachtelungsverfahren durchgeführt wird.

Anschließend wird jeder der erzeugten Takte CLOCK1, CLOCK2, CLOCK3 und CLOCK4 einer Formatierungssteuerungs­ einheit 3 zugeführt. Die Formatierungssteuerungseinheit 3 ist gleich aufgebaut und arbeitet auf die gleiche Weise wie die in Fig. 2 dargestellte herkömmliche Formatierungs­ steuerungseinheit. Die Formatierungssteuerungseinheit 3 kann Speicher aufweisen, um beliebige Takte auszuwählen und zu kombinieren.

Die Ausgangssignale der Formatierungssteuerungseinheit 3 werden der Wellenformkombinierschaltung 9 zugeführt. Die den Takten CLOCK1, CLOCK2, CLOCK3 und CLOCK4 von der Steuereinheit 3 entsprechenden Signale werden Anschlüssen S. R, L bzw. T zugeführt. Wenn das Auswahlsignal SEL einen ho­ hen Pegel besitzt, durchlaufen diese Signale CLOCK1-CLOCK4 die Wellenformkombinierschaltung 9 und werden Ausgangsanschlüssen zugeführt. Bei diesen Verhältnissen er­ zeugt auf die gleiche Weise wie bei der herkömmlichen Wel­ lenform-Formatierungseinrichtung von Fig. 2 ein RS-Flipflop 4 Wellenformen für Prüfgerätetreiber, und ein RS-Flipflop 5 erzeugt Steuersignale für die Prüfgerätetreiber. Wenn das Auswahlsignal SEL einen niedrigen Pegel besitzt, werden die Signale DATA und CLK allen Takterzeugungseinrichtungen 21, 22, 23 und 24 zugeführt. Dadurch arbeiten die Takterzeu­ gungseinrichtungen 11, 12, 13 und 14 in einem Multiplexver­ fahren ungeradzahliger und geradzahliger Perioden.

Fig. 6 zeigt ein Beispiel eines Schaltbilds der erfin­ dungsgemäßen Wellenformkombinierschaltung 9. Fig. 7 zeigt eine schematische Ansicht zum Erläutern der Arbeitsweise der Wellenformkombinierschaltung 9 von Fig. 6, wenn das Aus­ wahlsignal SEL einen niedrigen Pegel besitzt. Weil UND-Gat­ ter 92 und 93 durch den hohen Pegel des Ausgangssignals ei­ nes Inverters 91 geöffnet sind, wird das Signal am Anschluß L durch ein ODER-Gatter 96 einer ODER-Verknüpfung mit dem Signal am Anschluß S unterzogen. Auf die gleiche Weise wird das Signal am Anschluß T durch ein ODER-Gatter 97 einer ODER-Verknüpfung mit dem Signal am Anschluß R unterzogen. Das Ausgangssignal des ODER-Gatters 96 wird als ein Setz-Si­ gnal des RS-Flipflops 4 verwendet. Das Ausgangssignal des ODER-Gatters 97 wird als Rücksetz-Signal des RS-Flipflops 4 verwendet. Weil die Wellenformen des Treibers 6 durch Multi­ plexen der Signale S und R mit den Signalen L und T erzeugt werden können, kann die gleiche Wirkung wie beim Verschach­ telungsverfahren erhalten werden.

Weil das Signal vom ODER-Gatter 93 mit einem hohen Pe­ gel permanent dem Anschluß S des RS-Flipflops 5 und das Si­ gnal vom UND-Gatter 95 mit einem niedrigen Pegel permanent dem Anschluß R des RS-Flipflops 5 zugeführt wird, wird in diesem Fall das Ausgangssignal des RS-Flipflops 5 während dieses Setzvorgangs auf einem hohen Pegel gehalten. Daher kann der Treiber 6 im Eingabe-Ausgabe-Trennmodus arbeiten, wobei ein Anschluß der zu prüfenden Halbleitervorrichtung entweder als Eingang oder als Ausgang festgelegt ist.

Wie vorstehend beschrieben, arbeiten in der erfindungs­ gemäßen Wellenform-Formatierungseinrichtung die Takterzeu­ gungseinrichtungen derart, daß bei einem Betrieb mit einer niedrigen Geschwindigkeit Steuerungstakte für den Treiber und bei einem Hochgeschwindigkeitsbetrieb Wellenformungs­ takte für den Treiber erzeugt werden. Daher können bei der erfindungsgemäßen Wellenform-Formatierungseinrichtung die überflüssigen Schaltungen in der herkömmlichen Wellenform- Formatierungseinrichtung weggelassen und dadurch die Gesamt­ größe der Schaltungen verringert werden.

Claims (5)

1. Wellenform-Formatierungseinrichtung zum Erzeugen von Prüf­ signalen für Halbleitervorrichtungen, mit:
einer Referenztakterzeugungseinrichtung (1) zum Erzeu­ gen eines Referenztaktes für die Wellenform-Formatierungs­ einrichtung;
einer Verschachtelungseinrichtung (2) zum Erzeugen mehrerer Taktsignale und mehrerer Daten in einer parallelen Form auf der Basis des Referenztaktes;
einem Parallel-Serien-Umsetzer (7) zum Umsetzen der von der Verschachtelungsschaltung in paralleler Form er­ zeugten Daten und Taktsignale in ein serielles Signal;
einer Datenauswahleinrichtung (8) zum Auswählen von Signalen entweder von der Verschachtelungsschaltung (2) oder dem Parallel-Serien-Umsetzer (7);
mehreren Takterzeugungseinrichtungen (21-24) zum Er­ zeugen von Taktsignalen basierend auf den ausgewählten Si­ gnalen von der Datenauswahleinrichtung (8);
einer Wellenformkombinierschaltung (9) zum Erzeugen von Wellenformen der Prüfsignale durch Multiplexen der Taktsignale von den Takterzeugniseinrichtungen (21-24).

2. Wellenform-Formatierungseinrichtung nach Anspruch 1, wobei die Verschachtelungsschaltung ungeradzahlige und geradzahlige Daten sowie ungeradzahlige und geradzah­ lige Takte erzeugt und die Takterzeugungseinrichtungen erste, zweite, dritte und vierte Signale erzeugen.

3. Wellenform-Formatierungseinrichtung nach Anspruch 1 oder 2, wobei die Formatierungseinrichtung ferner eine erste Flipflopschaltung und eine zweite Flipflopschal­ tung zum Empfangen von Signalen von der Wellenformkombinierschaltung und einen Treiber zum Zu­ führen eines Prüfsignals zur zu prüfenden Halbleiter­ vorrichtung aufweist.

4. Wellenform-Formatierungseinrichtung nach Anspruch 3, wobei die Wellenformkombinierschaltung aufweist:
ein erstes UND-Gatter zum Empfangen eines Auswahl­ signals und des dritten Taktsignals;
ein zweites UND-Gatter zum Empfangen des Auswahlsignals und des vierten Taktsignals;
ein erstes ODER-Gatter zum Empfangen des Ausgangs­ signals des ersten UND-Gatters und des ersten Taktsi­ gnals;
ein zweites ODER-Gatter zum Empfangen des Ausgangssignals des zweiten UND-Gatters und des zweiten Taktsignals;
ein drittes ODER-Gatter zum Empfangen des Auswahl­ signals und des dritten Taktsignals und
ein drittes UND-Gatter zum Empfangen des invertierten Auswahlsignals und des vierten Taktsi­ gnals.

5. Wellenform-Formatierungseinrichtung nach Anspruch 4, wobei die erste Flipflopschaltung das Ausgangssignal des ersten ODER-Gatters an einem Setz-Anschluß und das Ausgangssignal des zweiten ODER-Gatters an einem Rück­ setz-Anschluß empfängt und Wellenformen für den Treiber erzeugt und die zweite Flipflopschaltung das Ausgangs­ signal des dritten ODER-Gatters an einem Setz-Anschluß und das Ausgangssignal des dritten UND-Gatters an einem Rücksetz-Anschluß empfängt und ein Steuersignal für den Treiber erzeugt.