DE4126767C2 - Anordnung zur Erzeugung von Signalmustern - Google Patents

Description

Die Erfindung betrifft eine Anordnung zur Erzeugung von Signalmustern gemäß dem Oberbegriff des Patentanspruchs 1.

Es ist bekannt, zur Erzeugung von Prüfmustern für die Nutzung in automatischen Prüfgeräten einen schnellen Mustergenerator vorzusehen, der Adressenfolgen erzeugt, die an eine Vielzahl örtlicher Generatorschaltungen gesendet werden. Jede örtliche Generatorschaltung enthält einen schnellen örtlichen Speicher, zwei Zeitgeber, zwei entsprechende sogenannte "Interpolatoren", die Zeitspannen einer kürzeren Dauer als der Dauer einer Taktperiode festlegen können, eine schnelle Formatierungseinrichtung und einen schnellen Fehlerprozessor. Die Zeitgeber und die Interpolatoren arbeiten in einer verschachtelten Weise, wobei die eine Gruppe von Zeitgeber, und Interpolator Informationen aller geraden Perioden empfängt und erzeugt und die andere Gruppe Informationen aller ungeraden Perioden empfängt und erzeugt.

Weitere Anordnungen zum Erzeugen von Mustern bzw. Zeitgeber­ schaltungen sind aus der EP 02 55 118 A2, der DE 32 37 224 A1, der DD 239 881, der DE 35 15 802 A1, der US 48 55 681 und der US 47 75 954 bekannt.

Aufgabe der Erfindung ist es, eine Anordnung der im Ober­ begriff des Patentanspruchs 1 definierten Gattung so auszubilden, daß die notwendigen Verarbeitungsgeschwindig­ keiten von Einrichtungen in der Generatorschaltung vermindert werden können, ohne den Gesamtbetrieb der Anordnung verlang­ samen zu müssen. Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst. Vor­ teilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

Mit den erfindungsgemäßen Maßnahmen kommt man zu einer Anord­ nung, in welcher die Verteilung von Signalen an die örtliche Generatorschaltung mit niedrigeren Frequenzen erfolgen kann. Durch die getrennte Verarbeitung von Adressenmustern niedri­ gerer Frequenz, im folgenden auch als "langsame" Adressen­ muster bezeichnet, können die betreffenden getrennten Verarbeitungskanäle langsame und somit billige Bauteile und Baugruppen enthalten; dennoch vermag die Gesamtanordnung mit hoher Frequenz zu arbeiten und somit auch eine dementspre­ chend schnelle Ausgangssignalfolge bzw. eine entsprechend feinaufgelöste Zeitsteuerung der Ausgangssignale zu vollbringen.

In einer vorteilhaften Ausführungsform der Erfindung gemäß den Patentansprüchen 16 und 17 sind Maßnahmen zur Umschaltung zwischen verschiedenen Betriebsarten getroffen, so daß ein und dieselbe Anordnung wahlweise zur Realisierung eines Hochgeschwindigkeits-Prüfgerätes oder eines billigeren langsameren Prüfgerätes verwendet werden kann.

Eine vorteilhafte Weiterbildung der Erfindung nach den Patentansprüchen 18 bis 20 ist das Vorsehen einer besonders gestalteten Einrichtung, die aus den langsameren Adressen­ mustern die entsprechenden Informationen für die Zeit­ steuerung der Ausgangsignale ableitet, und zwar bezogen auf ein gemeinsames Taktsignal. Diese Einrichtung arbeitet mit einer Mehrzahl von Periodenoszillatoren, deren jeder einen Speicher, eine Summierungsschaltung und eine Flankenwähl­ schaltung enthält. Jeder Speicher empfängt Adressen und erzeugt entsprechende Periodenwerte, und jede Summierungs­ schaltung empfängt einen Periodenwert vom Speicher desjenigen Oszillators, in welchem er sich befindet, und mindestens einen weiteren Periodenwert von einem Speicher eines anderen der Oszillatoren. Jede Flankenwählschaltung erzeugt ein Signal, das eine Flanke eines Referenztaktsignals identifi­ ziert, die sich um eine ganze Anzahl von Taktperioden entfernt von einer zuvor identifizierten Flanke befindet, wobei diese ganze Zahl aus dem die höchstwertigen Bits enthaltenden Teil des Summierungsausgangs bestimmt wird. Es wurde gefunden, daß eine derart ausgelegte Periodenoszilla­ torschaltung in Verbindung mit einem schnellen automatischen Prüfsystem verwendet werden kann, das mehrere langsamere parallele Datenwege aufweist, wobei die Periodenoszillator­ schaltung keine teuren, schnellen integrierten Schaltungen zu enthalten braucht, die kundenspezifisch hergestellt werden müßten. In vorteilhaften Ausführungsformen enthält die Einrichtung zwei Periodenoszillatoren.

Vorteilhafterweise enthält das Periodensignal ein Flanken­ wählsignal, das eine Flanke eines Taktsignals identifiziert, und ein Restwertsignal, das eine Restzeit ab der identifi­ zierten Taktflanke repräsentiert. Einem Zeitgeber in der örtlichen Generatorschaltung kann ein Zeitsteuersignal zugeführt werden, welches die Zeitverzögerung ab den vom Periodensignal identifizierten Referenzpunkten angibt.

Zur weiteren Erläuterung der Erfindung werden nachstehend der Aufbau und die Arbeitsweise einer bevorzugten Ausführungsform anhand von Zeichnungen beschrieben.

Fig. 1 ist ein Blockschaltbild einer Anordnung zur Erzeugung von Signalmustern gemäß der Erfindung;

Fig. 2 ist ein Blockschaltbild einer Verteilerschaltung der in Fig. 1 dargestellten Anordnung;

Fig. 3 ist ein Blockschaltbild von Zeitgeber- und Interpo­ latorschaltungen der Anordnung nach Fig. 1;

Fig. 4 ist ein Blockschaltbild der in Fig. 3 dargestellten Interpolatorschaltung;

Fig. 5 ist ein Blockschaltbild einer bekannten Perioden­ oszillatorschaltung;

Fig. 6 ist ein Zeitdiagramm für die Periodenoszillator­ schaltung nach Fig. 5;

Fig. 7 ist ein Blockschaltbild der Periodenoszillator­ schaltung der in Fig. 1 gezeigten Anordnung;

Fig. 8 ist ein Zeitdiagramm für die in Fig. 7 dargestellte Periodenoszillatorschaltung.

Aufbau

Die in Fig. 1 dargestellte Anordnung 10 bildet insgesamt ein Zeitgebersystem für die Erzeugung schneller Signalmuster und enthält eine Mustergeneratorschaltung 12, eine Verteiler­ schaltung 14 und eine Vielzahl von Kanalkarten 15, deren jede acht örtliche Generatorschaltungen 16(0)-16(7) enthält (für die allgemein die Bezugszahl 16 benutzt wird). Jede örtliche Generatorschaltung 16 liefert ein Bit an einem Eingangsknoten 20 für eine zu prüfende Einrichtung (Prüfling) 21.

Die Mustergeneratorschaltung 12 enthält einen herkömmlich ausgebildeten Mustergenerator 30, der Adressenmuster mit einer Frequenz von 122,0703125 MHz (im folgenden einfach als Frequenz von 120 MHz bezeichnet) liefert, und eine Frequenz­ teilerschaltung 32, welche die vom Mustergenerator 30 erzeug­ ten hochfrequenten Muster empfängt und an Ausgängen A und B ein Paar niedrigerfrequenter Adressenmuster liefert, deren Frequenz die Hälfte (d. h. 61,03515625 MHz, im folgenden einfach als Frequenz von 60 MHz bezeichnet) der Frequenz der vom Mustergenerator 30 erzeugten hochfrequenten Adressen­ muster ist. Die Mustergeneratorschaltung 12 enthält außerdem einen zentralen Perioden­ oszillator 34, der ein Paar von Mehrbit-Periodenanfangs­ signalen (BOC) und ein Paar von Periodenrestsignalen (PERIODENREST) über die Verteilerschaltung 14 an die örtlichen Generatorschaltungen 16 liefert.

Die Frequenzteilerschaltung 32 wird durch zwei Betriebs­ modus-Wähleingänge MODE SEL 1 und MODE SEL 2 gesteuert. Der Eingang MODE SEL 1 kann auf einen ersten Wert gesetzt werden, um die Frequenzteilerschaltung 32 zu veranlassen, die Adressenmuster in der oben beschriebenen Weise in zwei verschiedene Muster zu teilen, oder auf einen zweiten Wert, um die Frequenzteilerschaltung 32 zu veranlassen, einfach an beiden Ausgängen A und B die Muster mit gleicher Frequenz zu liefern, wie sie vom Mustergenerator 30 erzeugt werden. Wenn der Eingang MODE SEL 1 auf den ersten Wert gesetzt ist, kann die Mustergeneratorschaltung 12 in Verbindung mit Kanalkarten 15 verwendet werden, die örtliche Doppelweg-Generatorschaltungen 16 enthalten, wie in Fig. 1 gezeigt. Wenn der Eingang MODE SEL 1 auf den zweiten Wert gesetzt ist, kann dieselbe Mustergenerator­ schaltung 12, als Teil eines langsameren Systems, in Verbindung mit weniger teuren Kanalkarten verwendet werden, die örtliche Generatorschaltungen mit jeweils nur einem Weg enthalten, der mit dem Ausgang A der Frequenzteilerschal­ tung 32 verbunden ist.

Der Wähleingang MODE SEL 2 kann auf einen ersten Wert gesetzt werden, um die Frequenztellerschaltung 32 zu veranlassen, ein einziges schnelles Eingangssignal von einem einzigen Mustergenerator 30 zu empfangen, wie in Fig. 1 gezeigt, oder auf einen zweiten Wert, um die Frequenzteilerschaltung 32 zu veranlassen, zwei getrennte langsamere Eingangssignale über zwei getrennte Wege zu empfangen, die durch zwei langsamere Mustergeneratoren realisiert werden (in der Fig. 1 aus Gründen der Einfach­ heit nicht dargestellt). Wenn MODE SEL 2 auf diesen zweiten Wert gesetzt ist, muß der Steuereingang MODE SEL 1 ebenfalls auf seinen zweiten Wert gesetzt werden, so daß die Frequenzteilerschaltung 32 an den Ausgängen A und B ohne jede Teilung der Adressenmuster jeweils eines der beiden Signale liefert, die von den beiden Mustergenerato­ ren empfangen werden. Ist MODE SEL 2 auf seinen zweiten Wert gesetzt, liefert das Zeitgebersystem 10 an jedem Knoteneingang 20 des Prüflings 21 eine Wellenform, deren Charakteristiken entweder durch die über den A-Weg gelieferten Signale oder die über den B-Weg gelieferten Signale bestimmt werden, je nach dem Wählbefehl eines Mustergenerator-Wählsignals PAT GEN SEL, das jeder örtlichen Generatorschaltung 16 in einer gegebenen Kanalkarte 15 angelegt wird.

Die Verteilerschaltung 14 enthält ein Paar von Signalver­ teilungswegen 40, 42. Jeder Signalverteilungsweg 40, 42 enthält einen Mehrbit-Parallelbus, der gleichzeitig die niedrigerfrequenten Adressen sowie die BOC-Signale und die PERIODENREST-Signale an die Vielzahl der örtlichen Genera­ torschaltungen 16 liefert.

Jeder örtliche Signalgenerator 16 enthält ein Paar signal­ erzeugender Schaltungen 50, 52. Die signalerzeugende Schaltung 50 enthält einen örtlichen Speicher 54, der Informationen vom Verteilungsweg 40 über einen Multiplexer 122 empfängt und Informationen zu einem Zeitgeber 56 liefert, der diese Informationen empfängt und ein Zeitgeber-Ausgangssignal an eine Interpolatorschaltung 58 liefert. In ähnlicher Weise enthält die signalerzeugende Schaltung 52 einen örtlichen Speicher 60, der Informationen vom Verteilungsweg 42 empfängt, und einen Zeitgeber 62, der Informationen vom örtlichen Speicher 60 empfängt, und eine Interpolatorschaltung 64, die Informationen vom Zeitgeber 62 empfängt. Obwohl aus Gründen der Einfachheit in jeder signalerzeugenden Schaltung nur ein Zeitgeber und ein Interpolator dargestellt sind, gibt es dort typischerweise mehrere Zeitgeber und Interpolatoren; in einer bevorzugten Ausführungsform sind in jeder signalerzeugenden Schaltung sechs Zeitgeber und Interpolatoren vorhanden.

Die Interpolatorschaltungen 58 und 64 liefern Signale an eine schnelle Formatierungseinrichtung (Formatierer) 66. Der Formatierer 66 ist ein herkömmlicher Hochgeschwindig­ keits-Formatierer in emittergekoppelter Logik (ECL), der Zeitsteuerimpulse und Daten empfängt und eine Wellenform liefert, die zu einer bestimmten Zeit hohen oder niedrigen Wert zeigt, sowie eine Wellenform, die zu einer bestimmten Zeit eine Treiber- oder Dreizustandsbedingung zeigt. Ein Treiber 68 empfängt das den niedrigen oder hohen Pegel zeigende Signal, kompensiert irgendwelche Dreizustands- Bedingungen und liefert ein Ausgangssignal zum Knoten 20, das die richtigen Spannungswerte für den jeweiligen Prüfling hat.

Mit dem Knoten 20 ist außerdem ein doppelter Detektor 70 verbunden, der ein Ausgangssignal zum schnellen Formatierer 66 liefert. Der doppelte Detektor 70 enthält einen Verglei­ cher, der ein vom Prüfling empfangenes Signal mit einem hohen Wert vergleicht, und einen Vergleicher, der das Signal mit einem niedrigen Wert vergleicht. Der schnelle Formatierer 66 ist außerdem mit zwei Fehlerprozessoren 72, 74 verbunden.

Ein Multiplexer 122 empfängt Informationen von den beiden Verteilungswegen 40 und 42 und liefert Ausgangsinformatio­ nen aus dem einen oder dem anderen Weg, je nach dem Zustand des Eingangssignals PAT GEN SEL, das jedem Multiplexer 122 eines jeden der örtlichen Generatoren 16 auf einer gegebenen Kanalkarte 15 angelegt wird. Verschiedenen Kanalkarten werden verschiedene Eingangssignale PAT GEN SEL angelegt. Das Signal PAT GEN SEL wird verwendet in Verbindung mit dem Wähleingangssignal MODE SEL 2 der Frequenzteilerschaltung 32, das diese Schaltung veranlaßt, Adressenmuster von den beiden Mustergeneratoren zu empfangen, und in Verbindung mit dem Signal MODE SEL 1, das die Frequenzteilerschaltung 32 veranlaßt, ohne jede Teilung Adressenmuster aus dem einen Mustergenerator über den Verteilungsweg 40 und Adressenmuster aus einem anderen Mustergenerator über den Verteilungsweg 42 zu liefern. Das Signal MODE SEL 1 verhindert, daß der Zeitgeber 62 irgendwelche Zeitsteuerimpulse abgibt, und veranlaßt den Formatierer 66, jede Information zu ignorieren, die von der signalerzeugenden Schaltung 52 her empfangen wird. Somit wählt das Signal PAT GEN SEL in Verbindung mit MODE SEL 1 und MODE SEL 2 aus, ob die Charakteristiken der von einer gegebenen Kanalkarte 15 abgegebenen Ausgangswellenformen durch die über den Verteilweg 40 gelieferten Informationen oder durch die über den Verteilungsweg 42 gelieferten Informationen bestimmt werden.

Gemäß der Fig. 2 enthält jeder Verteilweg 40, 42 der Verteilerschaltung 14 zwei Adressen- und Zeitsteuer- Auffächerschaltungen 80, 82, deren jede vier parallele Wege schafft. Jeder Parallweg des Weges 40 ist über ein Montageverbindungskabel, das eine Hochfrequenzleitung bildet, mit einer Kanalbus-Auffächerschaltung 84 verbunden. Jeder parallele Weg des Weges 42 ist über ein als Hochfrequenzleitung wirkendes Montageverbindungskabel mit einer Kanalbus-Auffächerschaltung 86 verbunden. Es sind somit insgesamt acht Kanalbus-Auffächerschaltungen vorhanden. Jedes Paar von Kanalbus-Auffächerschaltungen 84, 86 ist über Rückflächen-Leiterzüge mit sechzehn Kanalkarten verbunden. Jede Kanalkarte 15 enthält acht Kanäle, von denen jeder eine örtliche Generatorschaltung 16 enthält. Somit verteilt die Verteilerschaltung 14 Signale an 512 örtliche Generatorschaltungen, das System 10 liefert also 512 Verbindungen zu einem Prüfling.

In der Fig. 3 ist die Verbindung zwischen einem Zeitgeber 56 und einer Interpolatorschaltung 58 gezeigt. Der Zeitgeber 56 enthält eine interne Steuerlogik 90, die durch ein niedrigfrequentes (60 MHz-)Taktsignal CLK mit CMOS- Pegeln getaktet wird, und eine Durchrückschaltung (FIFO- Schaltung) 92, deren Eingang durch das Signal CLK getaktet und deren Ausgang durch ein niedrigfrequentes Signal CLK OUT getaktet wird. Das Taktsignal CLK OUT wird von der Interpolatorschaltung 58 erzeugt. Die FIFO-Schaltung 92 empfängt von der Steuerlogik 90 Eingangssignale DATA, TG REST und MATCH (letzteres bedeutet ein Passen) und liefert als Ausgangssignale des Zeitgebers 56 Signale DATA, TG REST und MATCH. Es sei bemerkt, daß TG REST ein Signal ist, welches sich von den PERIODENREST-Signalen unterscheidet. Die Interpolatorschaltung 58 wird durch ein hochfrequentes (240-MHZ-)Taktsignal CLK×4 getaktet, sie empfängt vom Zeitgenerator 56 das 1-Bit-Signal DATA, das 10-Bit-Signal TG REST und das 1-Bit-Signal MATCH sowie ein analoges Interpolator-Eicheingangssignal (FS CAL), das extern erzeugt wird, und ein Justier-Aktivierungssignal (ADJ EM). Die Interpolatorschaltung 58 benutzt die mit CMOS-Pegeln erscheinenden Signale DATA, TG REST und MATCH, um ein präzise verzögertes ECL-Ausgangsimpulssignal (TG OUT) zu liefern, ferner ein Bit des digitalen Datensignals (DATA OUT), das um etwa das gleiche Maß wie der präzise zeitgesteuerte Ausgangsimpuls verzögert ist und ECL-Pegel hat, sowie ein analoges Prüfausgangssignal (DAC OUT).

Gemäß der Fig. 4 ist die Interpolatorschaltung 58 als bipolare integrierte Schaltung hergestellt und enthält eine Registerschaltung 100, eine Aktivierungsschaltung 102, eine Impulsschluckerschaltung 104, eine Teilerschaltung 106, eine Verzögerungsschaltung 108, eine Eichschaltung 110, eine Synchronisierschaltung 112, eine Sägezahnschaltung 114, eine Vergleichsschaltung 116 und eine Ausgangsschal­ tung 118.

Die Registerschaltung 100 enthält drei Flipflops FF1, FF2 und FF3. Das Flipflop FF1 empfängt das mit CMOS-Pegeln erscheinende Signal DATA IN vom Zeitgeber 56 und liefert ein mit ECL-Pegeln erscheinendes Signal DATA QA an eine Latch-Schaltung LATCH 1. Das Flipflop FF2 empfängt acht Bits des mit CMOS-Pegeln erscheinenden Signals TG REST (Bits 0-7) vom Zeitgeber 56 und liefert ein aus acht Bits mit ECL-Pegel bestehendes Signal TGR QA an eine Latch­ schaltung LATCH 2. Das Flipflop FF3 empfängt die restlichen beiden Bits des Signals TG REST (Bits 8, 9) vom Zeitgeber 56 und legten 2-Bit-Signal TGR QA an den Impulsschlucker 104.

Die Aktivierungsschaltung 102 enthält Flipflops FF4 und FF5. Das Flipflop FF4 empfängt das mit CMOS-Pegeln erscheinende Eingangssignal TG MATCH und liefert ein mit ECL-Pegeln erscheinendes Signal TGMQ an das Flipflop FF5, welches das Aktivierungssignal ENB liefert.

Die Impulsschluckerschaltung 104 enthält einen 2 : 4-Decoder DEC1, der das 2-Bit-Signal TGR QA vom Flipflop FF3 der Registerschaltung 100 und das Signal ENB vom Flipflop FF5 der Aktivierunggsschaltung 102 empfängt. Der Decoder DEC1 liefert vier Ausgangssignale PS0, PS1, PS2 und PS3. Das Signal PS3 wird an ein D-Flipflop FF8 gelegt, dessen Ausgangssignal Q3 an ein ODER-Glied OR1 geliefert wird. Das Glied OR1 empfängt außerdem das Signal PS2 und liefert ein Eingangssignal D2 an ein D-Flipflop FF9, dessen Ausgangs­ signal an ein ODER-Glied OR2 gelegt wird. Das Glied OR2 empfängt außerdem das Signal PS1 und liefert ein Eingangs­ signal D1 zu einem D-Flipflop FF10, dessen Ausgangssignal an ein ODER-Glied OR3 gelegt wird. Das Glied OR3 empfängt ferner das Signal PSO und liefert ein Eingangssignal DO an ein D-Flipflop FF11. Das Flipflop FF11 liefert ein Eingangssignal für ein D-Flipflop FF12, sowie für den Takteingang eines Flipflops FF6 und eines Flipflops FF7 der Synchronisierschaltung 112. Der Ausgang des Flipflops FF12 wird an ein differentiales ODER/NOR-Glied ORNOR1 sowie an den Takteingang eines Flipflops FF14 der Synchronisier­ schaltung 112 gelegt.

Das Glied ORNOR1 liefert ein aktives hohes Signal und ein aktives niedriges Signal an ein vollständig differentiales D-Flipflop FF13. Dieses Flipflop FF13 liefert Differentialsignale TRIG und TRIG* an die Sägezahnschaltung 114. Das Signal TRIG wird außerdem an den anderen Eingang des Gliedes ORNOR1 gelegt, und zum Zwecke der Gleichbela­ stung wird das Signal TRIG* an einen Eingang eines ODER- Gliedes OR4 gelegt. Der Ausgang der Sägezahnschaltung 114 ist mit dem negativen Eingang eines Vergleichers COMP1 der Vergleichsschaltung 116 verbunden.

Die Teilerschaltung 106 enthält Flipflops FF15 und FF16 und ein Exklusiv-ODER-Glied XOR1. FF15 und FF16 sind als D- Flipflops konfiguriert und werden taktgesteuert durch das Signal CLKx4, das mittels eines Puffers BUF2 gepuffert wird. Der Q-Ausgang von FF15 wird an das Glied XOR1 gelegt, dem auch das Q-Ausgangssignal des Flipflops FF16 zugeführt wird. Das QI-Ausgangssignal von FF16 wird durch einen Pegelverschieber 120 verschoben, um das Signal CLK OUT* zu erzeugen, das auf den Zeitgeber 56 rückgekoppelt wird. Das Q-Ausgangssignal des Flipflops FF16 wird durch ein Flipflop FF17 der Verzögerungsschaltung 108 geschleust, um das Taktsignal CLKA für die Flipflops FF1 bis FF4 der Register­ schaltung 100 zu liefern.

Die Eichschaltung 110 enthält eine Latch-Schaltung LATCH 3, welche eingangsseitig das 8-Bit-Signal TGR REST (Bits 0-7) und das Justier-Aktivierungssignal ADJ EN empfängt und ein 8-Bit-Ausgangssignal ADJ an einen 8-Bit-Digital/Analog- Wandler DAC2 liefert, der ein analoges Ausgangssignal FS CAL abgibt. Das Signal FS CAL ist ein Ausgangssignal der Interpolatorschaltung 58 und wird außerdem an einen Verstärkungssteuereingang GAIN ADJ eines Digital/Analog- Wandlers DAC1 gelegt. Der Wandler DAC2 hat außerdem einen Komplementausgang IOUT1, der mit einem 2 : 1-Analogmultiple­ xer MUX1 verbunden ist.

Die Synchronisierschaltung 112 enthält ein D-Flipflop FF6, welches das Signal DATA QB von der Latch-Schaltung LATCH 1 empfängt, und ein D-Flipflop FF7, welches das 8-Bit-Signal TGR QB von der Latch-Schaltung LATCH 2 empfängt. Das Flipflop FF6 liefert ein Eingangssignal DATA QC an ein D- Flipflop FF14, das ein Ausgangssignal DATA QD liefert. Das Flipflop FF7 liefert ein 8-Bit-Ausgangssignal TGR QC an die Vergleichsschaltung 116.

Die Vergleichsschaltung 116 enthält einen 8-Bit- Digital/Analog-Wandler DAC1, der das B-Bit-Ausgangssignal TGR QC vom Flipflop FF7 der Synchronisierschaltung 112 empfängt. Der Wandler DACI liefert einen Ausgangsstrom IOUT an einen Strom/Spannungs-Wandler AR1 und einen komplementä­ ren Ausgangsstrom IOUT* an den 2 : 1-Analogmultiplexer MUX1. IOUT ist mit dem positiven Eingang des Vergleichers COMP1 verbunden. COMP1 liefert ein differentiales Ausgangssignal, das an einen monostabilen Multivibrator ONESH1 der Ausgangsschaltung 118 und an den Rücksetzeingang des Flipflops FF13 gelegt wird.

Die Ausgangsschaltung 118 enthält den Multiplexer MUX1, der das analoge Signal DAC OUT liefert, eine Verzögerungslei­ tung DELAY1, die das Signal ECL DATA OUT liefert, und den monostabilen Multivibrator ONESH1, der die differentialen Ausgangssignale ECL TG OUT und TG OUT* liefert.

Bevor die in der Zeitgeberschaltung nach Fig. 1 enthaltene Periodenoszillatorschaltung beschrieben wird, ist es hilfreich, zunächst eine bekannte Periodenoszillatorschal­ tung zu beschreiben, die zur Verwendung in einem Zeitgeber­ system ohne mehrfache parallele Datenwege ausgelegt ist. Gemäß der Fig. 5 empfängt in einer solchen Periodenoszil­ latorschaltung 200 ein RAM-Speicher 202, der für 256 mal 18 Bit ausgelegt ist, eine 8-Bit-Periodenadresse und liefert einen 18-Bit-Periodenwert. Ein Addierer 204 empfängt den 18-Bit-Periodenwert als ein Eingangssignal und empfängt als weiteres Eingangssignal die neun niedrigstwertigen Bits des Ausgangssignals eines Registers 206, das seinerseits das Ausgangssignal des Addierers 204 empfängt. Die neun höchstwertigen Bits des Ausgangssignals des Registers 206, die eine Auflösung von 16,384 Nanosekunden (Periode des Taktgebers 208) haben, stellen einen digitalen Teil des Periodenwertes dar. Die neun niedrigstwertigen Bits des Ausgangssignals des Registers 206, die eine Auflösung von 32 Pikosekunden (16 384 Pikosekunden/2⁹) haben, stellen einen analogen Teil des Periodenwertes dar.

Ein Rückwärtszähler 210 für den Periodenanfang (BOC) empfängt die neun höchstwertigen Bits des Ausgangssignals des Registers 206 und erzeugt ein 9-Bit-Ausgangssignal, das einen Countdown der Anzahl der ansteigenden Flanken des Taktgebers 208 darstellt, festgelegt durch die neun Eingangsbits. Ein Koinzidenzdetektor 212 empfängt das Ausgangssignal des Periodenanfangs-Rückwärtszählers 210 und liefert ein Ausgangssignal, das nur dann hoch ist, wenn der Ausgang des Periodenanfangs-Rückwärtszählers 210 eine 1 oder eine 0 anzeigt. Das Ausgangssignal des Koinzidenzde­ tektors 212 wird als Voreinstellungs-Eingangssignal am Periodenanfangs-Rückwärtszähler 210 empfangen. Der Periodenanfangs-Rückwärtszähler lädt die neun Eingangsbits vom Register 206 immer dann auf sich, wenn der Ausgang des Taktgebers 208 während eines hohen Zustandes des Vorein­ stell-Eingangs hoch wird, und der Ausgang des Zählers liefert dann ab dem geladenen Wert den Countdown der ansteigenden Flanken des Taktgebers 208.

Das Ausgangssignal des Koinzidenzdetektors 212 wird von einem Flipflop 214 empfangen, das durch die ansteigenden Flanken des Taktgebers 208 getaktet wird und als Ausgangs­ signal das Periodenanfangs-Signal (BOC-Signal) erzeugt. Das Ausgangssignal des Koinzidenzdetektors 212 wird auch von einem monostabilen Multivibrator 216 empfangen, der vom Ausgangssignal des Taktgebers 208 getaktet wird. Das Ausgangssignal des monostabilen Multivibrators 216 wird immer dann hoch, wenn der Ausgang des Taktgebers 208 bei gleichzeitig hohem Zustand des Ausgangs des Koinzidenzdetektors 212 hoch wird. Der Ausgang des monostabilen Multivibrators 216 bleibt für etwa 8 Nanose­ kunden (die Hälfte der Periode des Taktgebers 208) hoch. Der Ausgang des monostabilen Multivibrators 216 taktet das Registers 206 und auch das Register 218, welches die neun niedrigstwertigen Bits des Ausgangssignals des Registers 206 empfängt, ferner das Register 220, welches das Aus­ gangssignal des Registers 218 empfängt und als Ausgangssi­ gnal das PERIODENREST-Signal erzeugt. Der Ausgang des monostabilen Multivibrators 216 taktet auch einen Muster­ generator, der die 8-Bit-Periodenadressen erzeugt, welche der RAM-Speicher 202 empfängt.

Wie in der Fig. 6 veranschaulicht, zeigt das Periodenan­ fangs-Signal BOC an, welche ansteigende Flanke des Taktgebers als Bezugsmarke für den Beginn einer Periode für den Prüfling verwendet werden soll. Die durch das Zeitdiagramm gelegten vertikalen Linien stellen die gewählten Taktflanken dar. Eine Periode beginnt bei Jeder ansteigenden Flanke des Taktsignals, die während eines hohen Zustandes des Signals BOC erscheint, wobei die Periode um eine Restzeit verzögert ist, die durch das PERIODENREST-Signal dargestellt wird. Ein Zeitgeber empfängt sowohl das Signal BOC als auch das PERIODENREST- Signal, und eine mit dem Zeitgeber verbundene Interpolati­ onsschaltung erzeugt als eine Ausgangsgröße das Signal TG OUT, welches zur Vereinfachung so dargestellt ist, daß es am Beginn einer jeden Periode hoch wird. Der Zeitpunkt, bei welchem das Signal TG OUT hoch wird, kann in Wirklichkeit um ein in den Zeitgeber programmiertes Zeitmaß verzögert sein, wobei sich das Zeitmaß mit jeder Periode ändert. Bei einer alternativen Ausführungsform kann jeder eines Paars von Zeitgebern sowohl das Signal BOC als auch das PERIODENREST-Signal empfangen und in verschachtelter Weise arbeiten, wobei jeder der Zeitgeber mit jeweils einer von zwei Interpolationsschaltungen verbunden ist, deren eine die Information aller geraden Perioden und deren andere die Information aller ungeraden Perioden erzeugt. Die Perioden­ grenzen der dem Prüfling angelegten Wellenform können mit der 32-Picosekunden-Auflösung des PERIODENREST-Signals programmiert werden. Es sei bemerkt, daß vor dem Beginn eines jeden Bursts der Periodenoszillator sogenannte Säumnisperioden von 32,768 Nanosekunden (zwei Taktperioden) ausführt. Diese Säumnisperioden beeinträchtigen der Prüfling nicht.

Gemäß der Fig. 7, in welcher Teile, die analog zu Teilen der Fig. 5 sind, mit den gleichen Bezugszahlen wie dort und zusätzlich einem nachgestellten Buchstaben A bzw. B bezeichnet sind, ist ein erfindungsgemäßer Oszillator 34 so ausgebildet, daß er in Verbindung mit dem schnellen Zeitgebersystem der Fig. 1 verwendet werden kann, das mehrfache langsamere parallele Datenwege aufweist. Bei dem Oszillator 34 brauchen keine teuren, schnellen und kundenspezifisch hergestellten integrierten Schaltungen verwendet zu werden, weil der Oszillator selbst in zwei langsamere Periodenoszillatoren A und B aufgeteilt ist. Der Periodenoszillator A erzeugt Signale BOC A und PERIODENREST A für die Perioden 0, 2, 4, 6, usw. eines jeden Burst von Periodendaten, während der Periodenoszillator t Signale BOC B und PERIODENREST B für die Perioden 1, 3, 5, 7, usw. eines jeden Bursts erzeugt. Die Signale BOC und PERIODENREST, welche den Beginn der Periode 2 definieren, werden durch die Summe des Periodenwertes der Perioden 0 und 1 definiert; die Signale BOC und PERIODENREST, welche den Beginn der Periode 3 definieren, werden durch die Summe der Periodenwerte der Perioden 1 und 2 bestimmt, usw.

Die Periodenoszillatoren weisen RAM-Speicher 202A und 202B auf, die identische Periodenwert-Daten enthalten. Der RAM- Speicher 202A wird durch Periodenadressen adressiert, die vom A-Ausgang der Frequenzteilerschaltung 32 (Fig. 1) geliefert werden. Der RAM-Speicher 202B wird durch Periodenadressen adressiert, die vom B-Ausgang der Frequenzteilerschaltung 32 geliefert werden.

Ein Addierer 222A oder 222B innerhalb jedes Oszillators muß einen Periodenwert vom RAM-Speicher des betreffenden Oszillators empfangen und muß vom RAM-Speicher des jeweils anderen Oszillators den nächsten Periodenwert der Reihe von Periodenwerten im gerade behandelten Burst empfangen. Es sei jedoch bemerkt, daß die A- und B-Periodenoszillatoren durch verschiedene Taktsignale von einem jeweils zugeordne­ ten monostabilen Multivibrator 216A bzw. 216B getaktet werden und daß diese Taktsignale manchmal gleichzeitig auftreten können. Trotzdem stellen Pipeline-Pipeline- Synchronisierschaltungen 24A und 24B, die im Durchrück- oder FIFO-Betrieb arbeiten, in Verbindung mit Registern 226A, 228A, 230A, 226B, 228B und 230B sicher, daß an den Addierern 222A und 222B stets die richtigen Eingangssignale vorhanden sind. Die Pipeline-Pipeline-Synchronisierschal­ tung 224B taktet Periodenwerte ein, wenn das Ausgangssignal des monostabilen Multivibrators 216A hoch wird, und taktet Periodenwerte aus, wenn das Ausgangssignal des monostabilen Multivibrators 216B unmittelbar nach dem nächsten Hochwer­ den des monostabilen Multivibrators 216A hoch wird. In manchen Fällen kann die Pipeline-Pipeline-Synchronisier­ schaltung 224B Periodenwerte austakten, wenn der Ausgang des monostabilen Multivibrators 216B gleichzeitig mit dem nächsten Hochwerden des monostabilen Multivibrators 216A hoch wird, solange der Periodenwert drei Perioden nach seiner Eintaktung ausgetaktet wird. Im Effekt verzögert daher die Pipeline-Pipeline-Synchronisierschaltung 224B den Periodenwert vom A-Periodenoszillator um eine Periode weniger als dem Zeitmaß, um welches die Register 226B, 228B und 230B den Periodenwert vom B-Oszillator verzögern.

In ähnlicher Weise taktet die Pipeline-Pipeline-Synchroni­ sierschaltung 224A Periodenwerte ein, wenn der Ausgang des monostabilen Multivibrators 216B hoch wird, und taktet Periodenwerte aus, wenn der Ausgang des monostabilen Multivibrators 216A unmittelbar nach dem nächsten Hochwerden des monostabilen Multivibrators 216B hoch wird. In manchen Fällen kann die Pipeline-Pipeline-Synchronisier­ schaltung 224A Periodenwerte austakten, wenn der Ausgang des monostabilen Multivibrators 216A gleichzeitig mit dem nächsten Hochwerten des monostabilen Multivibrators 216B hoch wird, solange der Periodenwert drei Perioden nach seiner Eintaktung ausgetaktet wird. Die Pipeline-Pipeline- Synchronisierschaltung 224A und 224B befähigen die A- und B-Oszillatoren, Summen im Fluge auszurechnen, ohne daß es erforderlich ist, die Summen in den RAM-Speichern 202A und 202B vorzuspeichern. Deswegen kann der Oszillator 34 in automatischen Prüfsystemen verwendet werden, worin die Musterfolge und somit die Periodenwertfolge aufgrund der Ansprache des Prüflings variieren kann.

Die Pipeline-Pipeline-Synchronisierschaltungen 224A und 224B empfangen ein Betriebsart-Wählsignal, das dazu verwendet werden kann, die Werte an den Ausgängen der Pipeline-Pipeline-Synchronisierschaltungen auf Null zu zwingen, damit die A- und B-Periodenoszillatoren als zwei unabhängige Oszillatoren arbeiten können. Jeder der A- und B-Periodenoszillatoren arbeitet, wenn er als unabhängiger Oszillator betrieben wird, mit einer Maximalfrequenz, die halb so hoch wie die Maximalfrequenz des Betriebs der Gesamtoszillatorschaltung ist, wenn sie als einziger Oszillator arbeitet. Das Betriebsart-Wählsignal wird in Verbindung mit dem an die Frequenzteilerschaltung 32 (Fig. 1) gelegten Wählsignal MODE SEL 1 verwendet, um zu erlauben, daß die Mustergeneratorschaltung 12 (Fig. 1) in Verbindung mit Kanalkarten benutzt werden kann, welche nur einwegige örtliche Generatorschaltungen haben, die mit dem A-Ausgang der Frequenzteilerschaltung 32 und mit den Ausgängen BOC A und REST A der Oszillatorschaltung 34 verbunden sind. Alternativ wird das Betriebsarten- Wählsignal in Verbindung mit dem an die Frequenzteiler­ schaltung 32 gelegten Wählsignal MODE SEL 2 benutzt, um zu erlauben, daß das gesamte schnelle Zeitgebersystem mit zwei Mustergeneratoren arbeiten und an jeden Eingangsknoten des Prüflings eine Wellenform legen kann, die entweder aus den über den A-Weg gelieferten Signalen oder aus den über den B-Weg gelieferten Signalen resultiert, je nachdem, was Mustergenerator-Wähleingänge an jedem örtlichen Generator bestimmen.

Zwischen den Addierern 222A und 204A befindet sich ein Register 232A, und zwischen den Addierern 222B und 204B befindet sich ein Register 232B. Diese Register gestatten die Verwendung von Addierern, die halb so schnell arbeiten, wie es notwendig wäre, wenn die Register fehlen würden.

Zwei Multiplexer 234A und 234B empfangen Periodenwerte von den RAM-Speichern 202A bzw. 202B und empfangen Perioden­ werte von Null und Säumnis-Periodenwerte von 16,384 Nanose­ kunden (eine Taktperiode). Die Multiplexer 234A und 234B werden adressiert durch Rang-Aktivierungssignale RE A und RE B vom Mustergenerator und durch Signale NULLZWANG A und NULLZWANG B von einer Säumnisschaltung 236. Die Ausgänge der Multiplexer 234A und 234B sind mit jeweils einem zugeordneten Register 226A bzw. 226B und mit einer jeweili­ gen Pipeline-Pipeline-Synchronisierschaltung 224B bzw. 224A verbunden. Die Säumnisschaltung 236 liefert auperdem ein Eingangssignal an die Addierer 204A und 204B, welches die Ausgänge der Addierer auf Null zwingt, und ein Eingangs­ signal an Koinzidenzdetektoren 212A und 212B, welches die Ausgänge der Koinzidenzdetektoren auf hohen Zustand zwingt. Vor jedem Burst von Periodenwerten während des Betriebs des automatischen Prüfsystems bewirkt die Säumnisschaltung 236 die Rücksetzung und Synchronisierung der A- und B-Oszilla­ toren über die Multiplexer 234A und 234B, wie weiter unten beschrieben.

Die übrigen Teile des A- und des B-Oszillators sind analog zu den Teilen, die im Schaltbild der Fig. 5 gezeigt sind.

Gemäß der Fig. 8 zeigen die Periodenanfangssignale BOC A und BOC B an, welche ansteigenden Flanken des Taktgebers als Bezugsmarke für den Beginn der geraden bzw. der ungeraden Perioden für den Prüfling verwendet werden sollen. Es sei bemerkt, daß dasjenige Taktsignal, das als Bezugsmarke für den Beginn der Periode 3 dient, auch als Bezugsmarke für den Beginn der Periode 4 dient. Innerhalb einer gegebenen örtlichen Generatorschaltung 16 (Fig. 1) empfängt einer der Zeitgeber sowohl das Signal BOC A als auch das Signal PERIODENREST A, und eine zugeordnete Interpolationsschaltung erzeugt als Ausgangssignal das Signal TG OUT A, das aus Gründen der Einfachheit so dargestellt ist, daß es am Beginn einer jeden A-Periode hoch wird. Ein anderer Zeitgenerator empfängt sowohl das Signal BOC B als auch das Signal PERIODENREST B, und eine zugeordnete Interpolationsschaltung erzeugt als ein Ausgangssignal das Signal TG OUT B. Die an den Prüfling gelegte Wellenform hängt davon ab, zu welchen Zeitpunkten entweder das Signal TG OUT A oder das Signal TG OUT B hoch wird. Es sei bemerkt, daß vor dem Beginn eines jeden Bursts jeder der Periodenoszillatoren Säumnisperioden von 32,768 Nanosekunden (zwei Taktperioden) ausführt. Infolgedessen führt die Oszillatorschaltung als Ganzes Säumnisperioden von 16,384 Nanosekunden aus. Diese Säumnisperioden beeinträchtigen den Prüfling nicht.

Arbeitsweise

In der Anordnung nach Fig. 1 erzeugt der Mustergenerator 30 Adressenmuster mit einer Frequenz von 120 MHz. Diese Information wird zur Frequenzteilerschaltung 32 geliefert, die das 120-MHz-Adressenmuster empfängt und zwei mit halber Geschwindigkeit (d. h. 60 MHz) auftretende, also "halbschnelle" Adressenmuster auf die Signalvereteilerwege 40 bzw. 42 der Verteilerschaltung 14 gibt. Die halbschnel­ len Adressenmuster werden von der Frequenzteilerschaltung 32 zyklisch abwechselnd in die Signalverteilungswege 40, 42 geliefert, die Frequenzteilerschaltung 42 wirkt also als Alternator. Weil das Muster vor seiner Übertragung an die örtlichen Generatorschaltungen 16 frequenzgeteilt wird, brauchen die Signalverteilungswege 40, 42 nur dazu ausgelegt zu sein, um Signale mit einer Frequenz von 60 MHz anstatt von 120 MHz zu übertragen.

Das schnelle Zeitgebersystem 10 liefert in Wirklichkeit ein 100-MHz-Signal am Knoten 20; der Mustergenerator 30 liefert ein 120-MHz-Signal, um die Totzeit der Interpolatorschal­ tungen 58, 64 (d. h. diejenige Zeit, welche die Interpola­ torschaltung 58 zur Bildung einer neuen Flanke benötigt) zu kompensieren, plus "Anstieg"- und "Abfall"-Eichwerte. Die Interpolatorschaltungen 58, 64 können alle 16,34 ns neu losgehen, somit gestattet das Zeitgeberschaltung 10 eine maximale Differenz von 3,616 ns zwischen Anstieg- und Abfall-Eichwerten, bei ihrer Auslegung als 100-MHz-Zeitge­ berschaltung.

Beim Einschalten der Leistung und unmittelbar vor dem Beginn eines jeden Musterburst wird das System 10 neu synchronisiert. Genauer gesagt ist die Frequenzteilerschal­ tung 32 so ausgelegt, daß bei Leistungseinschaltung und auch bei ihrer Neusynchronisierung das erste von ihr gelieferte Signal an dem mit A bezeichneten Ausgang erscheint und über den Signalweg 40 gesendet wird. Für einen Prüfling kann es zwischen 10 und 200 Musterbursts geben, für die das System neu synchronisiert wird. Die Periodenoszillatorschaltung 34 wird in einer weiten unten beschriebenen Weise zur selben Zeit neu synchronisiert, zu der auch der Rest des Systems neu synchronisiert wird.

Die Verteilerschaltung 14 liefert die von der Frequenztei­ lerschaltung 32 erzeugten beiden halbschnellen Adressenmu­ ster an 512 Kanäle. Jeder Kanal enthält eine örtliche Generatorschaltung 16, wie sie in Fig. 1 gezeigt ist.

Gemäß den Fig. 1 und 3 empfängt der örtliche Speicher 54 das halbschnelle Adressenmuster und liefert unter Benutzung von eigenen internen Nachschlagetabellen Daten zum Zeitge­ ber 56. Diese Daten enthalten einen Zeitwert (TIMING) und einen Datenwert (DATA). Der Zeitgeber 56 empfängt außerdem eines der beiden Periodenanfangssignale (BOC) und eines der beiden PERIODENREST-Signale vom zentralen Periodenoszilla­ tor 34. Jeder Zeitgeber erzeugt, unter Verwendung der Signale BOC, PERIODENREST, TIMING und DATA in der internen Logik- und Steuerschaltung 90, die Signale TG REST und MATCH, die zur Interpolatorschaltung 58 gesendet werden sollen. Die Signale TG REST und MATCH sind analog den Signalen PERIODENREST und BOC, nur daß TG REST und MATCH Zeitpunkte definieren, die gegenüber den Periodenanfängen um Zeitmaße verzögert sind, welche durch den Zeitwert TINING dargestellt werden, und daß sie weiter um einen oder zwei Eichwerte verzögert sind. Die interne Logik- und Steuerschaltung 90 gründet die Wahl der Eichwerte auf den Wert des Signals DATA.

Für einen gegebenen Zeitgeber repräsentieren die Signale TG REST und MATCH entweder 1) die Zeitpunkte, auf welche der Formatierer 66 Übergänge in der auf den Prüfling gegebenen Wellenformen legt, 2) die Zeitpunkte, zu denen der Forma­ tierer 66 dem Treiber 68 anzeigt, ob das Anlegen der Wellenform an den Prüfling beginnen oder enden soll, 3) die Zeitpunkte, zu denen die Ausgänge des doppelten Detektors 70 verriegelt werden, oder 4) die Zeitpunkte, zu denen die Multiplexierung der Anschlüsse (Stifte) stattfinden soll. Der Wert des Signals DATA sagt in entsprechender Weise aus, entweder 1) ob ein Übergang in der Wellenform zum hohen oder niedrigen Zustand der Wellenform führt, 2) ob der Formatierer 66 dem Treiber 68 entweder das Beginnen oder die Beendigung des Anlegens der Wellenform an den Prüfling aufgeben soll, oder 3) ob ein Signal vom Prüfling als hohes oder niedriges Signal zu erwarten ist. Im vierten Fall wird das Signal DATA nicht verwendet.

Wenn das Signal DATA aussagt, ob ein Übergang in der Wellenform zum hohen oder niedrigen Zustand der Wellenform führt, dann muß die interne Logik- und Steuerschaltung des Zeitgebers 56 zwischen einem "Anstieg"- und einem "Abfall"- Eichwert wählen. Der "Anstieg"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um den auf einen ansteigenden Übergang zurückzuführenden Versatz in der an den Prüfling gelegten Wellenform zu kompensieren, und ein "Abfall"- Eichwert entspricht einer Zeitdauer, die benötigt wird, um den auf einen abfallenden Übergang zurückzuführenden Versatz in der Wellenform zu kompensieren. Die interne Logik- und Steuerschaltung trifft die Wahl zwischen "Anstieg"- und "Abfall"-Eichwert unter Beobachtung des Datenwertes (DATA). Wenn DATA anzeigt, daß ein Übergang in der Wellenform, falls er stattfindet, zum hohen Wert in der Wellenform führt, dann kann angenommen werden, daß der Übergang den auf einen ansteigenden Übergang zurückzufüh­ renden Versatz verursacht. Wenn DATA anzeigt, daß ein Übergang in der Wellenform, falls er stattfindet, zum niedrigen Wert der Wellenform führt, dann kann in ähnlicher Weise angenommen werden, daß der betreffende Übergang den auf einen abfallenden Übergang zurückzuführenden Versatz verursacht. Somit kann die interne Logik- und Steuerschal­ tung durch Beobachtung des Wertes von DATA leicht und bequem feststellen, welcher Eichwert zu benutzen ist. Falls die Wellenform bereits auf dem hohen Wert (oder dem niedrigen Wert) ist und das Signal DATA anzeigt, daß ein "Übergang" bei einem bestimmten Zeitpunkt das Verbleiben der Wellenform auf dem hohen Wert (bzw. dem niedrigen Wert) bewirkt, dann gibt es in Wirklichkeit keinen Übergang. Der Eichwert wird in digitaler Weise mit dem Zeitwert und dem Periodenrestwert addiert, und zwar mittels einer innerhalb der internen Logik- und Steuerschaltung 90 befindlichen Summierungsschaltung.

Wenn andererseits das Signal DATA die Aussage repräsen­ tiert, ob der Formatierer dem Treiber 68 das Beginnen oder die Beendigung des Anlegens der Wellenform an den Prüfling aufgeben soll, dann muß in ähnlicher Weise die interne Logik- und Steuerschaltung 90 des Zeitgebers 56 zwischen einem "Ein"-Eichwert und einem "Aus"-Eichwert wählen. Der "Ein"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um denjenigen Versatz in der an den Prüfling gelegten Wellenform zu kompensieren, der zurückzuführen ist auf den Beginn des Anlegens der Wellenform vom Formatierer 66 an den Treiber 68. Der "Aus"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um denjenigen Versatz in der Wellenform zu kompensieren, der auf die Beendigung des Anlegens der Wellenform vom Formatierer 66 an den Treiber zurückzuführen ist. Wenn das Signal DATA eine Aussage repräsentiert, ob ein Signal vom Prüfling als hohes oder als niedriges Signal zu erwarten ist, dann muß die interne Logik- und Steuerschaltung 90 des Zeitgebers 56 zwischen einem "Hoch"-Eichwert und einem "Niedrig"-Eichwert wählen. Ein "Hoch"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um denjenigen Versatz in der Wellenform zu kompensieren, der dadurch verursacht wird, daß das vom Prüfling her empfangene Signal als hohes Signal erwartet wird. Ein "Niedrig"-Eichwert entspricht einer Zeitdauer, die benötigt wird, um denjenigen Versatz in der Wellenform zu kompensieren, der dadurch verursacht wird, daß das vom Prüfling her empfangene Signal als niedriges Signal erwartet wird.

Das Register 92 wird dazu verwendet, die Signale DATA, TG REST und MATCH mit der Interpolatorschaltung 58 zu synchronisieren, weil diese Signale im Register 92 unter Verwendung des ebenfalls von der Logik 90 benutzten Signals CLK gespeichert werden und dem Interpolator 58 unter Verwendung des Signals CLK OUT zugeführt werden, das vom Interpolator 58 erzeugt wird. Die Interpolatorschaltung 58 erzeugt das Signal CLK OUT durch Frequenzteilung des 240- MHz-Signals CLK×4 durch vier; dieses frequenzgeteilte Signal wird auch benutzt, um intern Teile der Interpolator­ schaltung 58 zu takten. Gemäß der Fig. 4 arbeitet die Teilerschaltung 106 in Verbindung mit der Verzögerungs­ schaltung 108 als freilaufender Taktgeber für die Interpolatorschaltung 58. Die Verzögerungsschaltung 108 liefert ein Taktsignal, das um eine Periode (ungefähr 4 ns) verzögert ist, an die interne Schaltungsanordnung der Interpolatorschaltung 58.

Im Betrieb ist, solange TG MATCH niedrig ist, ist die Interpolatorschaltung 58 in Ruhe, weil ein niedriges TG MATCH bewirkt, daß das Signal ENB der Aktivierungsschaltung 102 niedrig ist. Wenn ENB niedrig ist, sind alle Ausgangs­ werte von DEC1 niedrig, und die Latch-Schaltungen LATCH 1 und LATCH 2 bleiben in ihrem vorherigen Zustand.

Wird TG MATCH hoch, dann funktioniert die Aktivierungs­ schaltung 102 als monostabiler Multivibrator und liefert einen Impuls von 4,096 ns. Genauer gesagt, wenn TG MATCH hoch wird, geht TGMQ beim nächsten Taktimpuls vom Flipflop FF17 auf hohen Pegel. Bei hohem TGMQ bewirkt der nächste Taktimpuls vom Puffer BUF2, der mit dem Vierfachen der Frequenz des Taktsignals vom Flipflop FF17 taktet, daß ENB hoch wird. Geht ENB hoch, dann werden LATCH 1, LATCH 2 und DEC1 aktiviert, und FF4 wird zurückgesetzt, was TMGQ niedrig werden läßt, so daß ENB bei der nächsten Taktperi­ ode niedrig wird. Im aktivierten Zustand von LATCH 1, LATCH 2 und DEC1 werden Daten von den Flipflops FF1, FF2 und FF3 an LATCH 1 bzw. LATCH 2 bzw. DEC1 übertragen. Diese Daten bleiben, bis TG MATCH wieder hoch wird.

Wenn das Aktivierungssignal ENB hoch wird, empfängt die Impulsschluckerschaltung 104 die beiden höchstwertigen Bits des Signals TG REST. Genauer gesagt bilden diese Bits die Eingangssignale für DEC1. DEC1 liefert ein hohes Ausgangs­ signal auf einer der Leitungen PS0 bis PS3, abhängig vom Wert der Signale TGR8 QA und TGR9 QA. Die Impulsschlucker­ schaltung 104 bringt eine Verzögerung von 0 bis 12,288 ns, was zur Folge hat, daß die Sägezahnschaltung 114 einen Sägezahn nur zwischen 0 und 4,080 ns anstatt zwischen 0 und 16,368 ns zu erzeugen braucht. Genauer gesagt, wenn sowohl TGR8 QA als auch TGR9 QA niedrig ist, dann ist PS0 hoch, und PS1 bis PS3 sind niedrig. Somit braucht ein hoher Pegel nur durch zwei Flipflops (FF11 und FF12) geschleust zu werden, bevor er das Glied ORNOR1 erreicht. Wenn umgekehrt beide Signale TGR8 QA und TGR9 QA hoch sind, dann ist PS3 hoch und PS0 bis PS2 sind niedrig. Somit wird ein hoher Pegel durch fünf Flipflops (FF8 bis FF12) getaktet, bevor er das Glied ORNOR1 erreicht. Die zusätzlichen drei Flipflops bringen eine zusätzliche Verzögerung von 12 ns.

Wenn am Ausgang von FF11 der Impulsschluckerschaltung 104 ein hoher Pegel geliefert wird, dann werden die Flipflops FF6 und FF7 der Synchronisierschaltung 112 getaktet; somit gelangt das Ausgangssignal DATA QC zum Flipflop FF14, und die acht niedrigstwertigen Bits des Signals TG REST gelan­ gen zum Digital/Analog-Wandler DAC1. Der Wandler DAC1 liefert ein analoges Ausgangssignal, das in eine Spannung umgewandelt wird und an den "+"-Eingang des Vergleichers COMP1 gelegt wird. Dieser Eingang bleibt konstant, bis FF7 das nächstemal getaktet wird.

Wenn am Ausgang des Flipflops FF12 der Impulsschlucker­ schaltung 104 ein hoher Pegel geliefert wird, dann wird das Flipflop FF14 der Synchronisierschaltung 112 getaktet, und das vollständig differentiale Flipflop FF13 wird mit einem hohen Pegel beliefert. Das Ausgangssignal von FF14 wird durch das Verzögerungselement DELAY 1 auf Im wesentlichen das gleiche verzögert wie TG OUT und TG OUT*. Bei der nächsten Flanke vom Puffer BUF2 liefert FF13 eine Flanke, welche die Sägezahnschaltung INT1 veranlaßt, den Sägezahn zu beginnen. Dieses Sägezahnsignal setzt sich fort, bis es gleich der Spannung vom Strom/Spannungs-Wandler AR1 ist. Zu diesem Zeitpunkt liefert der Vergleicher COMP1 eine Differentialsignalflanke, welche den monostabilen Multivi­ brator ONESHI veranlaßt, einen genau zeitgesteuerten Differentialeignalimpuls zu liefern.

Zusätzlich zur Lieferung der Signale TG OUT und DATA OUT kann die Interpolatorschaltung 58 unter Verwendung einer internen Eichschaltung 110 geeicht werden. Genauer gesagt, wenn der Justier-Aktivierungseingang ADJ EN hoch ist, wird die Latch-Schaltung LATCH 3 aktiviert, und die acht niedrigstwertigen Bits des Signals TG REST werden an den Wandler DAC2 geliefert. Der Wandler DAC2 benutzt diese Information, um die Verstärkung des Wandlers DAC1 zu justieren. Die Verstärkung von DAC1 kann auch durch das Signal FS CAL justiert werden, was eine externe Verstär­ kungsjustierung erlaubt. Das Signal ADJ EN veranlapt auch den Multiplexer MUX1, das Komplement-Ausgangssignal IOUT des Wandlers DACI als analoges Ausgangssignal DAC OUT zu liefern. Somit kann das Ausgangssignal von DAC1 gemessen werden, wenn ihm ein bekanntes Signal zugeführt wird.

Gemäß den Fig. 7 und 8 stellt sich die Säumnisschaltung 236 im Perlodenoszillator 34 vor jedem Periodeninformati­ ons-Burst zurück und synchronisiert die A- und B- Periodenoszillatoren. Die Säumnisschaltung legt Perioden­ werte von Null an beide Oszillatoren, indem sie die Multiplexer 234A und 234B mit NULLZWANG A und NULLZWANG B adressiert, was bewirkt, daß die Multiplexer am Ausgang Periodenwerte von Null liefern. Da die Koinzidenzdetektoren 212A und 212B so angeordnet sind, daß die von ihnen gelieferten Signale nur dann hoch sind, wenn der Ausgang des Periodenanfangs-Rückwärtszählers 210 eine Eins oder eine Null liefert, läßt sich zeigen, daß die Signale BOC A und BOC B so lange hochgetrieben werden, wie der Perioden­ wert gleich Null ist. Infolgedessen werden die beiden A- und B-Oszillatoren bei jeder Taktperiode getaktet, sobald der Periodenwert von Null durch die Pipelines getaktet worden ist. Zum gleichen Zeitpunkt, wo die Säumnisschaltung 236 die Multiplexer 234A und 234B adressiert, um sie dazu zu bringen, Periodenwerte von Null an die Periodenoszilla­ toren zu legen, zwingt die Säumnisschaltung 236 auch die Ausgänge der Addierer 204A und 204B auf Null, so daß die PERIODENREST-Rückkopplungsschleife gelöscht wird, und zwingt die Koinzidenzdetektoren 212A und 212B auf hohen Pegel, wodurch BOC A und BOC B auf hohen Pegel gezwungen werden. Die Ausgänge der Addierer werden auf Null gehalten, und die Ausgänge der Koinzidenzdetektoren werden für eine genügend lange Zeitdauer auf Null gehalten, damit der Periodenwert von Null durch die Pipelines laufen kann. Sobald der Periodenwert von Null durch die Pipelines gelaufen ist, werden die Addierer nicht mehr auf Null gezwungen, und die Ausgänge der Koinzidenzdetektoren werden nicht länger auf hohen Pegel gezwungen.

Die Säumnisschaltung 236 ändert dann den Zustand des Signals NULLZWANG B, was den Multiplexer 234B veranlaßt, eine Säumnisperiode gleich einer Taktperiode auszugeben. Bei dieser Taktperiode liefert der Multiplexer 234A noch einen Periodenwert von Null. Bei der nächsten Taktperiode ändert die Säumnisschaltung 236 den Zustand des Signals NULLZWANG A. Bei dieser Taktperiode und bei jeder nachfol­ genden Taktperiode bis zum Beginn des Burst adressiert also die Säumnisschaltung 236 beide Multiplexer 234A und 234B in einer solchen Weise, daß sie beide die Säumnisperiode ausgeben.

Es läßt sich zeigen, daß der erste von Null verschiedene Periodenwert, den der Periodenanfangs-Rückwärtszähler 210A empfängt, der Säumnisperiodenwert ist, während der erste von Null verschiedene Periodenwert, den der Periodenan­ fangs-Rückwärtszähler 210B empfängt, der zweifache Wert der Säumnisperiode ist. Die Perlodenanfangs-Rückwärtszähler 210A und 210B empfangen diese ersten Nichtnull-Perioden­ werte bei der derselben Taktperiode. Bei allen folgenden Perioden der A- und B-Oszillatoren vor dem Beginn des Bursts empfängt jeder der Periodenanfangs-Rückwärtszähler 210A und 210B einen Periodenwert gleich dem Doppelten der Säumnisperiode, und die A- und B-Oszillatoren werden bei abwechselnden Taktperioden getaktet. Es ist notwendig, die erste Säumnisperiode an den B-Oszillator anstatt an den A- Oszillator zu legen, denn wenn man die erste Säumnisperiode an den A-Oszillator legen würde, dann würde der restliche Teil des schnellen Datenverteilungssystems, der so ausgelegt ist, daß er das erste gleichzeitige Auftreten von BOC A und BOC B nach der Rücksetzung als markierend für eine A-Periode und die nächste B-Periode interpretiert, das Ausgangssignal der Oszillatorschaltung so interpretieren, als enthielte es zwei B-Perioden in einer Reihe.

Wenn ein Burst beginnt, wird ein A-Rangaktivierungssignal (RE A) an den Multiplexer 234A gelegt, und gleichzeitig wird die erste Periodenadresse an den RAM-Speicher 202A gelegt, wenn der Mustergenerator durch das Ausgangssignal des monostabilen Multivibrators 216A getaktet wird. Dann wird ein B-Rangaktivierungssignal (RE B) an den Multiplexer 234B gelegt, und gleichzeitig wird die nächste Perioden­ adresse an den RAM-Speicher 202B gelegt, wenn der Muster­ generator durch das Ausgangssignal des monostbilen Multivibrators 216B getaktet wird. Die Rangaktivierungs­ signale veranlassen die Multiplexer, die von den RAM- Speichern 202A bzw. 202B empfangenen Periodenwerte abzugeben.

Gemäß der Fig. 8 liefert, sobald ein Burst beginnt, eine der Interpolatorschaltungen innerhalb einer gegebenen örtlichen Generatorschaltung als Ausgangssignal das Signal TG OUT A, das am Beginn einer jeden geraden Periode hoch wird. Eine andere Interpolationsschaltung liefert als Ausgangssignal das Signal TG OUT B. Die dem Prüfling angelegte Wellenform hängt von den Zeitpunkten ab, zu denen entweder das Signal TG OUT A oder das Signal TG OUT B hoch wird.

Andere Ausführungsformen

Neben der vorstehend beschriebenen Ausführungsform liegen auch andere Ausführungsformen im Bereich der Patentansprü­ che.

Beispielsweise kann die Interpolatorschaltung 58 in anderen Systemen verwendet werden, in denen genau zeitgesteuerte Ausgangsdaten gewünscht sind. In einem solchen System kann die Interpolatorschaltung 58 dadurch zurückgesetzt werden, daß auf den beiden Leitungen für ADJ EN und TG REST 8 ein hoher Pegel geliefert wird. Ein hoher Pegel auf diesen beiden Leitungen veranlaßt das UND-Glied AND1, einen hohen Pegel an die Rücksetzeingänge der Flipflops FF15, FF16 und FF17 zu liefern, womit die Taktsignale, welche die gesamte Schaltung takten, zurückgesetzt werden.

Auch kann z. B. das Zeitgebersystem 10 ein Signal liefern, das schneller als 100 MHz ist, indem die Maximaldifferenz zwischen dem "Anstieg"- und dem "Abfall"-Eichwert reduziert wird.

Als weiteres Beispiel ist zu erwähnen, daß das System 10 jede beliebige Anzahl von Signalvertellungswegen enthalten kann. In einem solchen System teilt die Frequenzteiler­ schaltung das schnelle Muster in so viele langsamere Muster, wie benötigt. Das System 10 kann also so ausgebildet werden, daß es speziellen Bedürfnissen einzelner Kunden entspricht. Wenn z. B. ein Kunde ein extrem schnelles System benötigt, dann werden mehr Signalvertei­ lungswege vorgesehen; wünscht ein Kunde hingegen ein billigeres System, dann wird die Anzahl der Signalvertei­ lungswege reduziert.

Claims (20)

1. Anordnung zur Erzeugung von Signalmustern
mit einem schnell arbeitenden Adressenmustergenerator, der zur Lieferung von Adressenmustern hoher Frequenz ausgebildet ist,
und mit einer örtlichen Generatorschaltung, die in Ansprache auf gelieferte Adressenmuster eine Ausgangsfolge zeitgesteuerter Signale hoher Frequenz erzeugt,
dadurch gekennzeichnet,
daß eine Teilerschaltung (Frequenzteilerschaltung 32) vorgesehen ist, welche die Adressenmuster hoher Frequenz vom Adressenmustergenerator (30) empfangen und sie in eine Mehrzahl voneinander getrennter Adressenmuster niedrigerer Frequenz aufteilen kann, und
daß die örtliche Generatorschaltung (16) Einrichtungen (50, 52) zur getrennten Verarbeitung der getrennten Adressenmuster niedrigerer Frequenz enthält und eine Einrichtung (66) aufweist, die aus den Ergebnissen der getrennten Verarbeitung die Ausgangssignalfolge hoher Frequenz erzeugt.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Teilerschaltung die niedrigerfrequenten Adressenmuster zyklisch liefert.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die niedrigerfrequenten Adressenmuster in einer Folge geliefert werden und daß die Folge durch das hochfrequente Adressenmuster bestimmt wird.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Teilerschaltung zwei niedrigerfrequente Adressenmuster mit jeweils einer Frequenz liefert, die halb so hoch wie die Frequenz des hochfrequenten Adressenmusters ist.

5. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Teilerschaltung vier niedrigerfrequente Adressenmuster mit jeweils einer Frequenz liefert, die ein Viertel der Frequenz des hochfrequenten Adressenmusters ist.

6. Anordnung nach Anspruch 1, gekennzeichnet durch eine solche Ausbildung der Teilerschaltung, daß sie auf den Empfang eines Rücksetzsignals hin ein bestimmtes niedriger­ frequentes Adressenmuster liefert.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß das Rücksetzsignal empfangen wird, wenn die Anordnung anfänglich eingeschaltet wird.

8. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß das Rücksetzsignal am Beginn eines Bursts der hochfrequenten Adressenmuster empfangen wird.

9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß eine Vielzahl von Bursts hochfrequenter Adressenmuster für einen von der Anordnung zu prüfenden Prüfling geliefert wird.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß für den Prüfling zwischen 10 und 200 Bursts hochfre­ quenter Adressenmuster geliefert werden.

11. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die örtliche Generatorschaltung (16) folgendes enthält:
eine Mehrzahl von Signalerzeugungsschaltungen (50, 52), die für einen Betrieb mit der niedrigeren Frequenz ausgelegt sind, um zeitgesteuerte Signale mit der niedrigeren Frequenz zu liefern, und
eine schnelle Formatierungsschaltung (66), die zum Empfang der niedrigerfrequenten Signale und zur Lieferung der hochfrequenten Ausgangsfolge zeitgesteuerter Signale ausgelegt ist.

12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß jede Signalerzeugungsschaltung (50, 52) folgendes enthält:
einen Zeitgeber (56 bzw. 62), der Informationen empfängt, die in Beziehung zu den niedrigerfrequenten Adressenmustern stehen, und, basierend auf diesen Informationen, Zeitgeberinformation liefert, und
eine Interpolatorschaltung (58 bzw. 64), welche die Zeitgeberinformation empfängt und die zeitgesteuerten Signale mit der niedrigeren Frequenz erzeugt.

13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Zeitgeberinformation unter Verwendung eines Taktsignals, das von der Interpolatorschaltung erzeugt wird, an die Interpolatorschaltung geliefert wird.

14. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Zeitgeberinformation ein Paßt-Signal (MATCH-Signal) und ein Rest-Signal enthält, wobei das Paßt-Signal von der Interpolatorschaltung verwendet wird, um zu bestimmen, wann die Erzeugung der niedrigerfrequenten Signale beginnen soll, und wobei das Rest-Signal dazu verwendet wird, zu bestimmen, wann die niedrigerfrequenten Signale geliefert werden sollen.

15. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß jede Signalerzeugungsschaltung ferner einen örtlichen Speicher (54 bzw. 60) enthält, der die niedrigerfrequenten Adressenmuster empfängt und die in Beziehung zu den niedrigerfrequenten Adressenmustern stehenden Informartio­ nen liefert.

16. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Teilerschaltung ein erstes Betriebsmodus- Wählsignal empfängt, das zwischen einer Mehrzahl von Betriebsarten der Teilerschaltung auswählt;
daß die Teilerschaltung in einer ersten der Mehrzahl von Betriebsarten die hochfrequenten Adressenmuster empfängt und die Mehrzahl niedrigerfrequenter Adressenmuster mit der niedrigeren Frequenz liefert, und
daß die Teilerschaltung in einer zweiten der Mehrzahl von Betriebsarten die hochfrequenten Adressenmuster empfängt und die hochfrequenten Adressenmuster als Ausgangssignal liefert.

17. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Teilerschaltung ein zweites Betriebsmodus- Wählsignal empfängt, das zwischen einer Mehrzahl von Betriebsarten der Teilerschaltung auswählt;
daß die Teilerschaltung in einer ersten der Mehrzahl von Betriebsarten die höchfrequenten Adressenmuster vom schnellen Adressenmustergenerator über einen einzigen Weg empfängt;
daß die Teilerschaltung in einer zweiten der Mehrzahl von Betriebsarten die hochfrequenten Adressenmuster über einen ersten Weg vom schnellen Adressenmustergenerator empfängt, die hochfrequenten Adressenmuster an einen ersten Ausgang liefert, eine zweite Gruppe von hochfrequenten Adressenmustern über einen zweiten Weg von einem zweiten schnellen Adressenmustergenerator empfängt und die zweite Gruppe von hochfrequenten Adressenmustern an einen zweiten Ausgang liefert.

18. Anordnung nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet,
daß zur Lieferung von Zeitsteuerinformationen, die abhängig von den Adressenmustern die Zeiten des Auftretens der Signale in der Ausgangsfolge auf der Basis eines von einem Referenztaktgeber (108) gelieferten Taktsignals steuern, eine Mehrzahl von Periodenoszillatoren (A- und B-Periodenoszillator in Fig. 7) vorgesehen ist, deren jeder folgendes aufweist:
einen Speicher (202A bzw. 202B), der eines der Adressenmuster niedrigerer Frequenz von der Teilerschaltung (32) empfängt und für jeden Adressenwert einen zugeordneten Periodenwert liefert, der die Länge der Zeitperiode zwischen zwei signalen der Ausgangsfolge darstellt;
eine Summierungsschaltung (222A bzw. 222B), die eine Mehrzahl von Periodenwerten, welche eine entsprechende Mehrzahl benachbarter Zeitperioden in der Ausgangsfolge darstellen, empfängt und die Periodenwerte summiert, um ein Summierungs-Ausgangssignal zu erzeugen, und
eine Flankenwählschaltung (210A bzw. 210B), die zumindest einen die höchstwertigen Bits umfassenden Teil des Summierungs-Ausgangssignals empfängt und ein Signal erzeugt, das eine Flanke des Taktsignals (Ausgang von 208) identi­ fiziert, welche um eine ganze Anzahl von Taktsignalperioden gegenüber derjenigen Flanke entfernt liegt, die zuvor von der Flankenwählschaltung identifiziert worden ist, wobei die ganze Zahl aus mindestens dem höchstwertigen Teil des Summierungs-Ausgangssignals bestimmt wird,
daß die Mehrzahl der Periodenoszillatoren derart angeordnet ist, daß jeder Periodenwert einer Periodenwert­ folge, die eine entsprechende Folge benachbarter Zeitperioden in der Ausgangsfolge darstellt, von der Summierungsschaltung eines jeden der Periodenoszillatoren empfangen wird, wobei jedoch die Summierungsschaltungen jeweils verschiedener Periodenoszillatoren jeden Periodenwert in der Periodenwertfolge mit sich voneinander unterscheidenden Kombinationen anderer Periodenwerte der Periodenwertfolge summieren.

19. Anordnung nach Anspruch 18, dadurch gekennzeichnet, daß die Flankenwählschaltung einen Zähler (210A bzw. 210B) aufweist, der mindestens den die höchstwertigen Bits umfassenden Teil des Summierungs-Ausgangssignals empfängt, um eine diesem Teil des Summierungs-Ausgangssignals entsprechende Anzahl von Taktperioden des Referenztaktgebers (208) abzuzählen und daraufhin das Signal zu erzeugen, das die Flanke des Taktsignals identifiziert.

20. Anordnung nach Anspruch 1-8 oder 19, dadurch gekennzeichnet, daß jeder der Mehrzahl der Periodenoszilla­ toren ferner eine Restwertschaltung aufweist, um ein Restwertsignal zu erzeugen, das repräsentativ für eine ab der von der Flankenwählschaltung identifizierten Flanke des Taktsignals gemessenen Restzeit ist, die bestimmt wird aus der aus einem die niedrigstwertigen Bits umfassenden Teil des Summierungs-Ausgangssignals und einem von der Restwertschaltung zuvor erzeugten Restwertsignal gebildeten Summe.