JP4703952B2 - Ｉｃ試験装置 - Google Patents

Description

この発明は各種のＩＣ（半導体デバイス）が正常に動作するか否かを試験するＩＣ試験装置に関する。

図７にＩＣ試験装置の全体の概要を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１００と、パターン発生器２００、タイミング発生器３００、波形フォーマッタ４００、論理比較器５００、ドライバＤＲ、アナログ比較器ＣＰ、不良解析メモリ６００、論理振幅基準電圧源７００、比較基準電圧源８００、デバイス電源９００等により構成される。
主制御器１００は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従ってパターン発生器２００とタイミング発生器３００を制御し、パターン発生器２００から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ４００で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源７００で設定した振幅値を持った波形に電圧増幅するドライバＤＲを通じて被試験ＩＣに印加し記録させる。

被試験ＩＣから読み出した応答信号はアナログ比較器ＣＰで比較基準電圧源８００から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器５００でパターン発生器２００から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ６００に不良アドレスを記録し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
ここで、タイミング発生器３００はパターン発生器２００から与えられるタイミング情報に従って被試験ＩＣに与える試験パターン信号の発生周期と、試験パターン信号の波形の立上がりのタイミング及び立下りのタイミングを規定するタイミングと、論理比較器５００で論理比較のタイミングを規定するストローブパルスのタイミングを発生する。

これらの各タイミングは利用者が作成した試験プログラムに記述され、利用者が意図したタイミングで被試験ＩＣを動作させ、またその動作が正常か否かを試験できるように構成されている。
ここで、タイミング発生器３００の内部の様子を説明する。図８は一般的なタイミング発生器の概略の構成を示す。タイミング発生器３００は大きく分けると周期発生部３１０と遅延発生部３２０とによって構成される。

周期発生部３１０は図９Ａに示すテスト周期ｔ０を決定する周期信号ＲＡＴＥを発生し、各遅延発生部３２０に周期信号ＲＡＴＥを供給する。遅延発生部３２０は周期発生部３１０から与えられる周期信号ＲＡＴＥを基準位相と定め、被試験ＩＣの各端子に与える試験パターン信号の立上りのタイミングｔ１及び立下りのタイミングｔ２（図９Ｂ）と、印加クロックの立上りのタイミングｔ３（図９Ｃ）と、被試験ＩＣの応答出力信号（図９Ｄ）をサンプリングするためのストローブパルスＳＴＲＢ（図９Ｅ）のタイミングｔ４のそれぞれを各個に決定する動作を実行する。

ところで、試験項目は種々存在するが、その中の一つに試験パターンの印加周期を例えば漸次短くなる方向に変化させ、動作を維持する最短周期を測定する項目がある。この試験により応答速度の速い、遅い、が判別され素子のグレードが決められる。
この試験を行なうには試験パターンの発生周期をわずかずつ変更する必要がある。従来のＩＣ試験装置では試験開始時点で周期発生部３１０に試験で使用する周期データを予め送り込み、この周期データを周期データメモリに格納し、試験中はこの周期データメモリに格納した周期データを選択的に読み出し、この読み出された周期データを使って図９で説明したテスト周期ｔ０と各タイミングｔ１、ｔ２、ｔ３、ｔ４の発生を行なっている。

周期データメモリは被試験ＩＣのピン毎に設けられるものであるから、周期データメモリの数は膨大であり、その各個に割当てられる記録量に制限があるため、多くの数の周期データを格納することはできない。格納できる周期データの数は一般的に８〜１６個程度である。周期データの数に限界があるため、試験パターンの発生周期を漸次変化させて被試験ＩＣの応答特性を試験するには周期データの数（種類）が不足することになる。このため、従来は周期データメモリに一時格納した周期データを使って試験を行ない、周期データメモリに格納した周期データを使い切ってしまった状態で一旦試験を中断し、周期データメモリに新たな周期データを送り込んで、続きの試験を行なっている。この結果、試験に時間が掛る欠点が生じる。

この欠点を理解するために、図１０及び図１１を用いて従来のＩＣ試験装置に用いられている周期発生部３１０の内部の構成について説明する。
図１０に示す２００は試験パターンを発生するパターン発生器、２０は周期発生部３１０を構成する周期データメモリ、３０は整数周期発生手段、４０は端数周期発生手段を示す。
パターン発生器２００はここでは周期発生に着目して説明するから、試験パターンに係わる信号に関しては省略するが周期発生のためのスタート信号ＳＴＡと、発生する周期を決定するためのタイミングセットデータＴＩＭＳとを発生する。タイミングセットデータＴＩＭＳは周期データメモリ２０に入力され、この周期データメモリ２０に格納されている複数の周期のデータの中から任意の周期データを選択して取り出す動作を実行する。

周期データメモリ２０は基準クロックの整数倍の周期データを格納した整数周期データメモリ２１と、基準クロックの周期より短い端数周期を格納した端数周期データメモリ２２とを具備し、これら２つのメモリ２１と２２にタイミングセットデータＴＩＭＳを印加し、タイミングセットデータＴＩＭＳにより例えば１６個のアドレス＃０〜＃１５の中の任意のアドレスをアクセスし、そのアドレスに格納された周期データを読み出す。
整数周期データメモリ２１から読み出された整数周期データＩＮＴ（図１１Ｅ）は整数周期発生手段３０に設けられた加算器３２を通じて一致検出器３３の一方の入力端子に供給される。一致検出器３３の他方の入力端子にはアップカウンタ３１の計数値ＣＯＮ（図１１に示すＩ）が入力される。アップカウンタ３１は基準クロックＲＦＣＬＫ（図１１Ａ）を計数し、その計数値が整数周期データＩＮＴ値Ｎ１と一致すると一致検出器３３は、一致検出信号ＡＧＲ（図１１Ｊ）を出力する。この一致検出信号ＡＧＲの周期は基準クロックＲＦＣＬＫの整数倍の周期を有し、整数周期データＩＮＴの数値Ｎ１と一致する。一致検出器３３が一致検出信号を出力すると、その検出信号がフィードバックされてアップアカウンタ３１をリセットする。

一方、端数周期データメモリ２２から読み出された端数周期データＦＲＡ（図１１Ｆ）は端数周期発生手段４０に入力される。端数周期発生手段４０では基準クロックＲＦＣＬＫの周期より短い端数周期Ｎ２，２＊Ｎ２，３＊Ｎ３（図１１Ｋ）を発生する。つまり、端数周期データＦＲＡの数値がＮ２である場合、この数値Ｎ２が加算器４１で前回の加算値に加算される。加算回数が初回の場合は０に加算されるから、初回の加算値はＮ２となる。加算動作はシステムクロックＳＹＳＣＬＫに同期して実行される。
端数周期データＦＲＡの値を順次加算し、その加算値ＡＤＤ１をデータ保持回路４２に保持させ、整数周期発生手段３０の一致検出信号ＡＧＲが出力される毎にデータ保持回路４２に保持されている端数値の加算データＡＤＤ１を読み出し、その端数値の加算値ＡＤＤ１により可変遅延素子４３の遅延量を制御することにより、一致検出信号ＡＧＲは整数倍の周期Ｎ１に端数値Ｎ２を加えた周期Ｎ１＋Ｎ２（図１１Ｋ）で出力される。

以上説明したように、従来のＩＣ試験装置でパターン発生周期を変更するには、周期データメモリ２０に格納している周期データの読み出しを変更しなければならない。周期データメモリ２０に格納している周期データの種類で不足する場合は試験を一時中断し、中断している間に必要な周期データを周期データメモリ２０に転送し、周期データメモリ２０に格納している周期データを更新して試験を続けなくてはならない。この結果として試験に要する時間が長くなる欠点を持つ。

この発明の目的は周期データメモリに格納している周期データを更新しなくても、微少時間ずつ周期を変更する（この動作を以下ではスキャン動作と称する）ことができ、これにより被試験ＩＣの応答速度に係わる試験を高速に実行することができるＩＣ試験装置を提供しようとするものである。

この発明の請求項１では周期データメモリから読み出される周期データで設定される周期で試験パターンを被試験ＩＣに印加し、被試験ＩＣの動作を試験するＩＣ試験装置において、減算時間設定手段と、この減算時間設定手段に設定した減算時間を周期データメモリから読み出した周期データから減算することを指示する減算指示信号と、この減算指示信号が出力される毎に減算時間設定部に設定された減算時間を周期データメモリから読み出した周期データから減算し、減算した周期データを周期発生手段に送り出し試験パターンの印加周期を減算時間に従って変化させる減算手段と、この減算手段の減算動作と同期して減算時間を積算し、その積算値を次回の減算値として減算手段に印加する積算手段とを設けたＩＣ試験装置を提案する。

この発明の請求項２では請求項１記載のＩＣ試験装置において、減算時間設定手段は周期データメモリに格納されていた周期データに対応付けされて複数設けられ、周期データメモリから読み出される周期データに対応した減算時間を、その周期データから減算する構成としたＩＣ試験装置を提案する。
この発明の請求項３では請求項１又は２記載のＩＣ試験装置において、周期データメモリに格納した周期データに対応付けしてカウンタが設けられ、このカウンタで周期データの使用頻度を計数する構成を具備しているＩＣ試験装置を提案する。

この発明によれば減算時間設定手段に設定した減算時間を減算指示信号に従って周期データから減算し、その減算動作が複数回実行される場合、その実行毎に減算時間を積算し、その積算値を順次周期データから減算するから、周期データメモリから読み出す周期データを更新しなくても、自動的に周期データの値が減少する方向に変化し、序々に被試験ＩＣに印加されるデータの印加周期を短くする方向に変化させることができる。従って、短時間に被試験ＩＣの応答性を試験することができる。

減算時間設定手段を周期データメモリに格納されている周期データに対応付けして複数設け、この複数の減算時間設定手段に値が異なる。複数の減算時間を設定し、周期データメモリから読み出す周期データから各周期データに対応付けした減算時間を減算することにより、周期データ値に適した分解能で被試験ＩＣの応答性を短時間に試験することができる。

図１及び図２にこの発明によるＩＣ試験装置の一実施例を示す。図１は図１０に示した周期発生部の構成を示し、図２はこの発明で新たに付加する減算値設定部分の構成を示す。図１で図１０と異なる点は周期データメモリ２０と整数周期発生手段３０及び端数周期発生手段４０との間に減算手段５０を設けた構成とした点である。この減算手段５０で図２に示す減算時間設定手段６０に設定した減算時間を整数周期データ及び端数周期データから減算する。減算時間設定手段６０に設定した減算時間は減算時間積算手段６２で順次積算され、その積算された減算時間を周期データメモリ２０から読み出した周期データから減算する。この結果、減算時間は序々に大きい値に変化し、この結果として被試験ＩＣに与えられる試験パターンの印加周期は序々に短くなり、スキャン動作が実現される。

以下にこの発明の特徴とする部分の構成と動作を主に図２を用いて説明する。図１に示す周期データメモリ２０に印加するタイミングセットデータＴＩＭＳは図２に示すデコーダ６４に入力される。デコーダ６４は例えば４ビットのタイミングセットデータを１６ビットの順番を表わす信号に変換する。この順番を表わす信号によりゲートＧ０〜Ｇ１５の何れか一つのゲートが開の状態に制御され、開の状態に制御されたゲートによって減算時間設定手段６０に設定された減算時間が指定されて取り出される。

つまり、減算時間設定手段６０は周期データメモリ２０のアドレスの数に対応する数の設定部を具備し、各設定部に周期データメモリ２０の各アドレスに格納した周期データに適した減算値を設定する。従って、周期データメモリ２０から周期データを読み出す動作に加えてその周期データに適した減算値を減算時間設定手段６０から選択して取り出す動作を実行する。

更に、この実施例では周期データが指定された場合に、その周期データに適した減算時間を指定して取り出す機能を付加した構成を具備する。６５はその設定部を示す。設定部６５に例えば１６ビットの全てが０である「０，０，………０」を設定した場合は周期データメモリ２０の先頭アドレス＃０がアクセスされたとき一致検出器ＥＸ−０がイネーブルとなり、このときゲートＧ０が開の状態に制御され、このゲートＧ０によって指定される減算時間が取り出される。また設定部６５に「０，０，………０，１」を設定した場合は周期データメモリ２０の最終アドレス＃１５がアクセスされたとき一致検出器ＥＸ−１５がイネーブルとなり、このときゲートＧ１５が開の状態に制御されこのゲートＧ１５によって指定される減算時間が取り出される。設定部６５には複数のアドレスを設定する設定部が設けられ、周期データメモリ２０から読み出される複数の周期データに関してスキャン動作を実行できるように構成される。

一方、減算時間設定部６０は各設定部毎に整数設定部Ｊ１と、端数設定部Ｊ２とを具備し、整数設定部Ｊ１に整数の減算時間Ｎ３を設定し、端数設定部Ｊ２に端数Ｎ４を設定する。タイミングセットデータＴＩＭＳにより周期データメモリ２０のアドレス＃０〜＃１５に対応したゲートＧ０〜１５のの何れかが開の状態に制御された状態で減算指示信号ＣＭＤがパターン発生器１０から発信されると、その開の状態に制御されたゲート例えばＧ０から「１」論理の減算指示信号が出力され、この「１」論理の減算指示信号により減算時間設定手段６０に設定した減算時間Ｎ３とＮ４が減算時間選択手段６１を通じて取り出される。

減算時間選択手段６１から取り出された減算時間は減算時間積算手段６２で減算指示信号ＣＭＤが発生する毎に積算される。初期状態では積算値保持手段６３には０が保持されるている。初回に取り出された減算値がＮ３とＮ４であったとすると、１回目の積算動作は０＋Ｎ３及び０＋Ｎ４となる。従って、この積算値Ｎ３とＮ４が図１に示した減算手段５０に入力され、周期データメモリ２０から読み出された周期データＮ１とＮ２からそれぞれが減算される。これと共に、積算値保持手段６３には初回の積算値がホールドされる。尚、６３Ａと６３Ｂはこのホールド動作を安定して行なわせるために設けた遅延素子である。
積算値保持手段６３に積算値がホールドされると、次回はこの積算値と減算時間選択手段６１で取り出された減算時間とを加算し、その加算値を積算値として積算値保持手段６３に保持する。

このように、積算値保持手段６３には減算指定信号ＣＭＤが発生する毎に減算時間が積算され、この積算された減算時間が図１に示した減算手段５０に入力されるから、周期発生手段３０及び４０で発生する周期は漸次短かくなり、被試験ＩＣへのパターン印加周期は漸次短くなる方向に変化し、スキャン動作が実行される。
ゲートＧ０〜Ｇ１５の出力側にカウンタ群６６が設けられる。このカウンタ群６６はゲートＧ０〜１５のどれが何回「１」論理を出力したかを計数する。従って、カウンタ群６６の各カウンタ６６Ａ〜６６Ｆの計数値を知ることで、どの減算時間が何回使われたかを知ることができる。カウンタ６６Ａ〜６６Ｆの計数値により被試験ＩＣへの印加パターンの印加周期の変化量を測定することができる。

図３に示すタイミングチャートでは設定部６５に周期データメモリ２０の先頭のアドレス＃０に対応するデータＣ０（図３Ｅ）を設定した場合を示す。この結果、タイミングセットデータＴＩＭＳ（図３Ｄ）が＃０をアクセスする毎に、一致検出器ＥＸ−０は図３Ｈに示すように「１」論理のアドレス一致信号を出力する。
周期データメモリ２０の整数周期データメモリ２１と端数周期データメモリ２２のアドレス＃０と＃１には整数周期データＮ１と端数周期データＮ２とが格納されている。従って、図３ＦとＧに示すように、アドレス＃０がアクセスされた場合も、＃１がアクセスされた場合も整数周期データＮ１と端数周期データＮ２とが読み出される。

ここでタイミングセットデータＴＩＭＳが＃０のとき減算指示信号ＣＭＤ（図３Ｉ）が発生すると、減算時間設定手段６０から整数減算時間Ｎ３及び端数減算時間Ｎ４が取り出される。（図３Ｊ）これと同時にカウンタ群６６のゲートＧ０の出力を計数するカウンタ６６Ａは「１」を計数する（図３Ｋ）。次のタイミングで減算時間Ｎ３とＮ４は積算値保持手段６３に保持される（図３Ｌ）。この時点で図１に示す減算手段５０に整数減算時間Ｎ３と端数減算時間Ｎ４が入力され、これらの減算時間Ｎ３とＮ４が周期データメモリ２０から読み出された整数周期データＮ１と端数周期データＮ２からそれぞれ減算される。（図３Ｍ、Ｎ）。

端数周期発生手段４０では加算器４１で端数周期データＮ２を積算するから、図３のＯに示すように、積算値はＮ２，２＊Ｎ２，３＊Ｎ２のように変化する。従って、定常状態ではＮ１＋Ｎ２の時間間隔で周期信号（図３Ｓ）が発生する。
一方、３＊Ｎ２に積算されたタイミングで減算時間Ｎ４が３＊Ｎ２から差し引かれ、３＊Ｎ２−Ｎ４となる。

整数周期発生手段３０では周期データメモリ２０から読み出された整数周期データＮ１に端数部からの桁上げ信号ｃａｒｒｙが加算される（図３Ｐ）。周期発生動作の３周期目（これはフリップフロップの継続段数で決まる）でＮ１−Ｎ３＋ｃａｒｒｙが発生する。整数減算時間Ｎ３がＮ３＝１であるものとすると、アップカウンタ３１が基準クロックＲＦＣＬＫを３個計数した時点で一致検出信号ＡＧＲ（図３Ｒ）を発生し、この時点で周期はＮ１＋Ｎ２−Ｎ３−Ｎ４に変化する。次のタイミングでタイミングセットＴＩＭＳ（図３Ｄ）が#１になっているので、減算時間選択手段（図２の６１）においてＥＸ−０からＥＸ−１に変わる。減算値指定信号（図３Ｅ）はＣ０を指しているので、ＥＸ−１を選択した場合は減算時間積算値（図１，２の「Ｃ」）は０を出力する。よって、Ｎ１−０、Ｎ２−０（図１の減算手段５の出力）により次のタイミングで周期はＮ１＋Ｎ２に復帰する。減算指示信号ＣＭＤが発生するとＴＩＭＳ＝#０である場合、減算値積算値は−２＊Ｎ３、−２＊Ｎ４となり、Ｎ１−２＊Ｎ３、Ｎ２−２＊Ｎ４を発生する。このようにして減算指示信号ＣＭＤが発生する毎に減算時間Ｎ３とＮ４が積算された時間が減算され、被試験ＩＣへのパターン印加周期を序々に短かくなる方向に変化させることができる。

図４にこの発明の利用方法の１例を示す。図４に示す例では減算指示信号ＣＭＤが入力されると、注目しているタイミングセット＃２で読み出される周期データから減算時間設定手段６０に設定した時間が引き算されテスト周期はｔ０に設定される。その後タイミングセット＃２が指定されている間、一致検出器ＥＸ−３（特に図示していない）が「１」論理を出力し続けるため、積算保持手段６３に保持されたタイミングセット＃２に対応した積算値が出力され続けるため減算指示信号ＣＭＤが与えられたテストサイクル以後減算動作が実行され、テスト周期ｔ０に維持される。試験パターンが最終サイクルまで実行された時点で先頭の試験パターンサイクルにジャンプさせると、次の減算指示信号ＣＭＤが入力され、減算時間が積算され、その積算値が減算手段５０に与えられ、テスト周期ｔ０を再び変更する。この動作を繰返すことにより、周期データメモリ２１と２２の周期データを書き換えなくともテスト周期ｔ０を序々に小さくする方向に変化させることができ、フェイルが発生した時点で試験を終了する。ここでカウンタ群６６の中の例えばタイミングセット＃２に対応するカウンタの計数値により、自動減算を何回実行したかを知ることができる。

図５は他の利用方法を示す。この例では特定の試験パターン（例えばメモリの同一アドレスを試験する試験パターン）に限定して減算指定信号ＣＭＤを発生させ、他の試験パターンの印加時にはタイミングセットを他のタイミングセット＃１に設定しておくことにより、特定の試験パターンが発生する毎に減算動作と減算時間の積算を実行させるように動作させることができる。この場合には例えばメモリの特定したアドレスの応答速度の限界を短時間に試験することができる。

尚、図４及び図５で説明した試験方法を実現するには図４及び図５に示した各タイミングｔ１，ｔ２，ｔ３，ｔ４もテスト周期ｔ０に同期させて設定を変更する必要がある。つまり、この発明では図６に示すタイミング発生器３００内の周期発生部３１０が発生する周期信号ＲＡＴＥの周期ｔ０を自動変化させる周期スキャン回路３１１を設けた構成を特徴とする。上記した各タイミングｔ１〜ｔ４を変更させるにはタイミング発生器３００の内の遅延発生３２０にも遅延系スキャン回路３２１を設ける必要がある。この遅延系スキャン回路３２１に関しては本出願人により特願２００１−３４２９５４号で提案されている。
従って、この発明によれば周期データメモリ２０に格納している周期データを書き換えなくても、発生する周期を序々に変化させることができる。この結果、被試験ＩＣの応答特性を短時間に試験することができる。

この発明の活用例としてはＩＣ製造時に製造されたＩＣの全てが正常に動作するか否かを試験するのと同時に応答速度の速い遅いを仕分けして、製造されたＩＣのグレードを判定することに利用することができる。

この発明の一実施例を説明するためのブロック図。 この発明の要部を説明するためのブロック図。 この発明の動作を説明するためのタイミングチャート。 この発明の利用方法の一例を説明するためのタイミングチャート。 この発明の利用方法の他の例を説明するためのタイミングチャート。 この発明の関連技術を説明するためのブロック図。 ＩＣ試験装置の全体を説明するためのブロック図。 従来のＩＣ試験装置に用いられているタイミング発生器の概要を説明するためのブロック図。 従来のタイミング発生器の動作を説明するためのタイミングチャート。 従来の技術を説明するためのブロック図。 従来の技術の動作を説明するためのタイミングチャート。

符号の説明

１０ パターン発生器 ５０ 減算手段
２０ 周期データメモリ ６０ 減算時間設定手段
２１ 整数周期データメモリ ６１ 減算時間選択手段
２２ 端数周期データメモリ ６２ 減算時間積算手段
３０ 整数周期発生手段 ６３ 積算値保持手段
３１ アップカウンタ ６４ デコーダ
３２ 加算器 ６５ 設定部
３３ 一致検出器 ６６ カウンタ群
４０ 端数周期発生手段 ＣＭＤ 減算指示信号
４１ 加算器 ＴＩＭＳ タイミングセットデータ
４３ 可変遅延素子
４５ データ保持回路

Claims (3)

1. 周期データメモリから読み出される周期データで設定される周期で試験パターンを被試験ＩＣに印加し、被試験ＩＣの動作を試験するＩＣ試験装置において、
   減算時間設定手段と、
   この減算時間設定手段に設定した減算時間を上記周期データメモリから読み出した周期データから減算することを指示する減算指示信号と、
   この減算指示信号が出力される毎に上記減算時間設定部に設定された減算時間を上記周期データメモリから読み出した周期データから減算し、減算した周期データを周期発生手段に送り出し上記試験パターンの印加周期を減算時間に従って変化させる減算手段と、
   この減算手段の減算動作と同期して上記減算時間を積算し、その積算値を次回の減算値として上記減算手段に印加する積算手段と、
   を設けた構成としたことを特徴とするＩＣ試験装置。
2. 請求項１記載のＩＣ試験装置において、
   上記減算時間設定手段は上記周期データメモリに格納された周期データに対応付けされて複数設けられ、周期データメモリから読み出される周期データに対応した減算時間を、その周期データから減算する構成としたことを特徴とするＩＣ試験装置。
3. 請求項１又は２記載のＩＣ試験装置において、
   上記周期データメモリに格納した周期データに対応付けしてカウンタが設けられ、このカウンタで上記周期データの使用頻度を計数する構成を具備していることを特徴とするＩＣ試験装置。
   

Images