JP4394789B2 - 半導体デバイス試験方法・半導体デバイス試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は高速で書き込み、および読み出しが可能なメモリを装備した半導体デバイスを試験する場合に用いて好適な半導体デバイス試験方法およびこの試験方法を用いて動作する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
半導体で構成されるメモリの品種の中にはクロックと共にデータを入力しクロックに同期して半導体デバイスへデータを書き込み、クロックと共にクロックに同期したデータが半導体デバイスから出力され、このクロックのタイミングを利用してデータの受渡しを行うメモリが存在する。
図１０にこの種のメモリの読み出し時の様子を示す。図１０Ａに示すＤＡ、ＤＢ、ＤＣ…は半導体デバイスから出力されるデータ(ある１つのピンから出力されたデータ)を示す。ＴＤ１、ＴＤ２…は各テストサイクルを示す。図１０Ｂに示すＤＱＳはメモリから出力されるクロックを示す。データＤＡ、ＤＢ、ＤＣ…はこのクロックＤＱＳに同期して半導体デバイスから出力される。このクロックは実用されている状態では他の回路にデータＤＡ、ＤＢ、ＤＣ…を受け渡す際の同期信号（データストローブ）として利用される。
【０００３】
この種の半導体デバイスを試験する場合の試験項目の一つに、各クロックＤＱＳ（以下このクロックを基準クロックと称す）の立上りおよび立下りのタイミングから、データの変化点までの時間差（位相差）ｄＩ１、ｄＩ２、ｄＩ３…を測定する項目がある。これらの時間差ｄＩ１、ｄＩ２、ｄＩ３…が例えば極力短い程応答が速く優れた特性を持つデバイスとして評価される。この時間差の長短によって被試験半導体デバイスのグレードが決定される。
【０００４】
被試験半導体デバイスから出力される基準クロックＤＱＳは実用されている状態ではクロック源で生成されたクロックが半導体デバイスに印加され、このクロックが半導体デバイスの内部の回路に配給され、このクロックに同期してデータが出力される。従って、試験装置で試験を行う場合にも試験装置側から被試験半導体デバイスにクロックを印加し、そのクロックが被試験半導体デバイスの内部を通り、データと共にデータ受渡しのための基準クロックとして出力される。従って、この基準クロックの立上りと立下りのタイミングを測定し、この計測した立上りと立下りのタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…を測定することになる。
【０００５】
上述したように半導体デバイスから出力される基準クロックはその半導体デバイスの内部を通過して出力されるため、その立上りのタイミングおよび立下りのタイミングは個々の半導体デバイスの内部及び温度等の外的環境の影響を大きく受け、図１１に示すように各半導体デバイスごとに基準クロックＤＱＳ１、ＤＱＳ２、ＤＱＳ３…の位相に差が発生する現象が見られる。さらに位相の差は各半導体デバイスの違いによるものに加えて、半導体デバイスの内部でもアクセスするメモリのアドレスの違い、時間の経過（熱的な変化）に従って変動するいわゆるジッタＪが発生する現象も見られる。
【０００６】
従って、基準クロックＤＱＳの立上りのタイミングおよび立下りのタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…を正確に測定するためには、先ず半導体デバイスから出力される基準クロックＤＱＳの立上りのタイミングおよび立下りのタイミングを正確に測定しなければならない。
このため、従来は半導体デバイス試験装置に装備している信号読み取り回路のストローブパルスの印加タイミングを漸次移動させ、基準クロックＤＱＳの立上りおよび立下りのタイミングを測定し、その測定結果を使って時間ｄＩ１、ｄＩ２、ｄＩ３…を測定している。
【０００７】
図１２に従来用いられている基準クロックＤＱＳの立上りおよび立下りのタイミングを測定するための部分の構成を示す。レベル比較器１０は一対の電圧比較器ＣＰ１とＣＰ２によって構成され、これら一対の電圧比較器ＣＰ１とＣＰ２により被試験半導体デバイスＤＵＴが出力する基準クロックＤＱＳの論理値が正規の電圧条件を満たしているか否かを判定する。電圧比較器ＣＰ１は基準クロックＤＱＳのＨ論理の電圧値が正規の電圧値ＶＯＨ以上であるか否かを判定する。また電圧比較器ＣＰ２は基準クロックＤＱＳのＬ論理側の電圧値が正規の電圧ＶＯＬ以下であるか否かを判定する。
【０００８】
これらの判定結果を信号読取回路１１に入力し、この信号読取回路１１で基準クロックＤＱＳの立上りのタイミングおよび立下りのタイミングを測定する。信号読取回路１１はストローブパルスＳＴＢの印加タイミング毎にそのとき入力されている論理値を読み取る動作を実行する。
ストローブパルスＳＴＢは各テストサイクル毎に少しずつ位相差（τＴ）が与えられて印加される。つまり、テストサイクル毎にストローブパルスＳＴＢが信号読取回路１１に１個ずつ与えられて電圧比較器ＣＰ１およびＣＰ２の出力の状態を読み取る動作を実行する。
【０００９】
論理比較器１２は信号読取回路１１が出力する論理値と予め定めた期待値（図の例ではＨ論理）とを比較し、信号読取回路１１が出力する論理値が期待値と一致した時点でパス（良）を表わすパス信号ＰＡを出力する。レベル比較器１０の出力がＨ論理に反転したことを読み取ったストローブパルスＳＴＢ１の発生タイミング（ストローブパルスＳＴＢの発生タイミングは既知）から時間Ｔ１を知り基準クロックＤＱＳの立上りのタイミングを決定する。
【００１０】
基準クロックＤＱＳの立下りのタイミングを検出する場合はストローブパルスＳＴＢの発生は基準クロックＤＱＳのＨ論理に立上ったタイミングより後のタイミングで発生を開始し、立上りの検出と同様に電圧比較器ＣＰ２の出力がＨ論理に反転した状態を読み取ったストローブパルスにより立下りのタイミングを決定する。
【００１１】
【発明が解決しようとする課題】
上述したように、従来は基準クロックＤＱＳの発生タイミングを半導体試験装置に装備している信号読取回路１１とこの信号読取回路１１に印加するストローブパルスＳＴＢを用いたタイミング測定手段を利用して測定しているから基準クロックＤＱＳの立上りおよび立下りのタイミングを測定するだけでもテストサイクルＴＤを何サイクルも繰り返し実行しなくてはならないため、時間が掛かる欠点がある。
【００１２】
しかも、基準クロックＤＱＳの立上りおよび立下りのタイミングの測定は試験すべき全てのアドレスあるいは発熱によるジッタの影響を回避する場合には試験パターンの開始から終了までの全てにわたって測定しなければならないから、基準クロックの立上りおよび立下りのタイミングを測定するには長い時間が必要となる。
基準クロックＤＱＳの立上りおよび立下りのタイミングを測定する時間を短くする方法としてはストローブパルスＳＴＢに与える位相差τＴを粗く採り、テストサイクルの実行回数を減らすことも考えられるが、ストローブパルスＳＴＢに与える位相差τＴを粗く変化させると、基準クロックＤＱＳの立上りおよび立下りのタイミング測定の精度が低下し、この結果として基準クロックＤＱＳとデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…の測定結果の信頼性が低下する欠点がある。
【００１３】
この発明の目的は極めて短時間にしかも精度良く基準クロックの立上りおよび立下りのタイミングを測定することができる半導体デバイス試験方法と、この試験方法を利用した半導体デバイス試験装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】
この発明の請求項１では、被試験デバイスから出力されるデータに付随してこのデータの受渡しに供する基準クロックが出力され、この基準クロックのタイミングとデータの変化点までの時間を計測し、この時間の計測値に応じて被試験デバイスを評価する半導体デバイス試験方法において、
各テストサイクル毎に予め基準クロックが出力されるタイミングを被試験アドレスの全てにわたって計測し記憶すると共に、記憶した各テストサイクルの計測結果をデータの変化点までの時間を計測するための基準位相位置と決定する。
【００１５】
そして、各テストサイクル毎に各テストサイクルの所定の位相位置から順次わずかずつ位相差が与えられた多相パルスを発生させ、この多相パルスを基準クロックの発生タイミングを検出するための信号読み取り回路のストローブパルスとして利用することにより、基準クロックの変化点を検出したストローブパルスの相番号によって基準クロックの変化点を計測する。
【００１６】
そして、基準クロックの変化点を検出したストローブパルスの相番号は、被試験半導体デバイスの被試験アドレスに対応したアドレスを具備したメモリに記憶され、被試験半導体デバイスを試験する際にはメモリの被試験半導体デバイスに印加されるアドレスに対応したアドレスから相番号を読み出し、この読み出した相番号によりデータの論理値を読み取るタイミングを決定する様にした半導体デバイス試験方法を提案する。
【００１７】
この発明の請求項２では、基準クロックの変化点を検出したストローブパルスの相番号は被試験半導体デバイスに印加されるテストパターンの発生順序を表すアドレスに対応したアドレスを持つメモリに記憶され、被試験半導体デバイスを試験する際にはメモリの被試験半導体デバイスに印加されるテストパターンの発生順序を表わすアドレスから相番号を読み出し、この読み出した相番号によりデータの論理値を読み取るタイミングを決定する様にした半導体デバイス試験方法を提案する。
【００１８】
この発明の請求項３では、請求項１又は２記載の半導体デバイス試験方法において、基準クロックの変化点を検出した相番号に対応付けして予め設定したタイミングでストローブパルスを発生させ、このストローブパルスのタイミングにより被試験半導体デバイスが出力するデータの論理値を読み取る様にした半導体デバイス試験方法を提案する。
この発明の請求項４では、被試験半導体デバイスが出力するデータの論理値をストローブパルスの印加タイミングに従って読み取るデータ読み取り回路と、
被試験半導体デバイスが出力する基準クロックの発生タイミングを計測するために設けられた複数の信号読み取り回路と、
この複数の信号読み取り回路のそれぞれにわずかずつ位相差が与えられた多相パルスで構成されるストローブパルスを印加する多相パルス発生手段と、
複数の信号読み取り回路のそれぞれが読み取った結果を期待値と比較する複数の比較判定手段と、
この複数の比較判定手段の判定結果を基準クロックの変化点を検出したストローブパルスの相番号に変換する変換手段と、
この変換手段が変換した相番号を被試験半導体デバイスに印加したアドレスに対応したアドレスに記憶するメモリと、
このメモリに記憶された相番号が読み出される毎に、この相番号に対応したストローブパルスの発生タイミングを設定するタイミング選択回路と、
このタイミング選択回路に設定されたタイミング設定値に従ってデータ読み取り回路に印加するストローブパルスを生成するストローブパルス発生回路と、
によって構成した半導体デバイス試験装置を提案する。
【００１９】
この発明の請求項５では、被試験半導体デバイスが出力するデータをストローブパルスの印加タイミングに従って読み取るデータ読み取り回路と、
被試験半導体デバイスが出力する基準クロックの発生タイミングを計測するために設けられた複数の信号読み取り回路と、
この複数の信号読み取り回路のそれぞれにわずかずつ位相差が与えられた多相パルスで構成されるストローブパルスを印加する多相パルス発生手段と、
複数の信号読み取り回路のそれぞれが読み取った結果を期待値と比較する複数の比較判定手段と、
この複数の比較判定手段の判定結果を基準クロックの変化点を検出したストローブパルスの相番号に変換する変換手段と、
この変換手段が変換した相番号を被試験半導体デバイスに印加したテストパターンの発生順序を表すアドレスに対応したアドレスに記憶するメモリと、
このメモリに記憶された相番号が読み出される毎に、この相番号に対応したストローブパルスの発生タイミングを設定するタイミング選択回路と、
このタイミング選択回路に設定されたタイミング設定値に従ってデータ読み取り回路に印加するストローブパルスを生成するストローブ発生回路と、
によって構成した半導体デバイス試験装置を提案する。
【００２０】
この発明の請求項６では、請求項４または５記載の半導体デバイス試験装置の何れかにおいて、
多相パルス発生手段は遅延時間がわずかずつ異なる複数の遅延素子によって構成され、これら複数の遅延素子にパルスを印加してわずかずつ位相差が与えられた多相パルスを発生させる半導体デバイス試験装置を提案する。
この発明の請求項７では、請求項４または５記載の半導体デバイス試験装置の何れかにおいて、
多相パルス発生手段は同一遅延時間を持つ複数の遅延素子を縦続接続し、この縦続接続した複数の遅延素子の各接続点から多相パルスを得る構成とした半導体デバイス試験装置を提案する。
【００２１】
この発明の請求項８では、請求項４または５記載の半導体デバイス試験装置の何れかにおいて、
複数の比較判定手段は多相パルスで構成されるストローブパルスの遅延時間が短い側から順にその比較判定結果を次に遅延時間が長い比較判定手段に出力し、各比較判定手段は各前段の比較判定結果と不一致を検出した比較判定手段のみから有効とする判定結果を出力させ、この有効とする判定結果の出力ビット位置を基準クロックの変化点を検出したストローブパルスの相番号に変換する構成とした半導体デバイス試験装置を提案する。
【００２２】
【作用】
この発明による半導体デバイス試験方法によれば、多相パルスを使って基準クロックの立上りおよび立下りのタイミングを測定するから、１テストサイクルの時間内で基準クロックの立上りまたは立下りのタイミングを測定することができる。
しかも多相パルスに与える位相差を小さく採ることにより、基準クロックＤＱＳの立上りおよび立下りのタイミング測定精度を高く採ることができる。従って、短時間にしかも精度良く基準クロックの立上りおよび立下りのタイミングを測定でき、この結果として基準クロックＤＱＳとデータＤＡ、ＤＢ、ＤＣ…の変化点までの測定結果を短時間に得ることができ、しかも信頼性を向上できる利点が得られる。
【００２３】
【発明の実施の形態】
図１はこの発明による半導体デバイス試験方法を用いて動作する半導体デバイス試験装置の要部の構成を示す。図１に示すこの発明の要部を説明する前に念のために図２を用いて一般的な半導体デバイスを試験する試験装置の概要を説明する。
図中ＴＥＳは半導体デバイス試験装置の全体を示す。半導体デバイス試験装置ＴＥＳは主制御器１３と、パターン発生器１４、タイミング発生器１５、波形フォーマッタ１６、論理比較器１２、ドライバ１７、信号読取回路１１、不良解析メモリ１８、論理振幅基準電圧源１９、比較基準電圧源２１、デバイス電源２２等により構成される。尚、ここでは図１２に示したレベル比較器１０は信号読取回路１１に含まれているものとして示している。
【００２４】
主制御器１３は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従って主にパターン発生器１４とタイミング発生器１５を制御し、パターン発生器１４から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１６で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１９で設定した振幅値を持った波形に電圧増幅するドライバ１７を通じて被試験半導体デバイスＤＵＴに印加し記憶させる。
【００２５】
被試験半導体デバイスＤＵＴから読み出した応答信号は信号読取回路１１でその論理値を読み取る。論理比較器１２は信号読取回路１１で読み取った論理値がパターン発生器１４から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【００２６】
図２は１ピン分の試験装置の構成を示すが現実には、この構成が被試験半導体デバイスＤＵＴのピン数分は設けられ、各ピン毎にテストパターンの入力と、被試験半導体デバイスＤＵＴの応答信号の取り込みが実行される。
この発明では図１に示すように、基準クロックＤＱＳを出力するピンＰＮに対してレベル比較器１０と、多相パルス発生器３０と、複数の信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…と、複数の比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…と、これらの比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…の判定結果を多相パルスの相番号に変換する変換手段３１と、この相番号を記憶するメモリ３２と、テスト時にメモリ３２から読み出した相番号から、ストローブパルスＳＴＢの発生タイミングを選択して出力するタイミング選択回路３３と、このタイミング選択回路３３で選択したタイミングでストローブパルスＳＴＢを発生させるストローブ発生回路３４とを設けた構成とした半導体デバイス試験装置を提案するものである。
【００２７】
多相パルス発生器３０はこの例では遅延時間がわずかずつ異なる値に設定された複数の遅延素子ＤＹ１、ＤＹ２、ＤＹ３、ＤＹ４、ＤＹ５…によって構成した場合を示す。各遅延素子ＤＹ１、ＤＹ２、ＤＹ３、ＤＹ４、ＤＹ５…の遅延時間に例えば１００ＰＳ（ピコ秒）ずつの時間差を持たせることにより、１００ＰＳの時間差を持つ多相パルスを発生させることができる。
図３Ｂに多相パルスの一例を示す。テストサイクルＴＤの所定の位相位置から例えば１００ＰＳずつ、位相差が与えられた多相パルスＰ１、Ｐ２、Ｐ３、Ｐ４…が信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の各ストローブパルスの入力端子に与えられる。
【００２８】
信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の各入力端子にはレベル比較器１０からレベル比較結果を入力する。図１では、基準クロックＤＱＳの立上りのタイミングを測定する場合の構成を示す。従って、信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の各入力端子にはＨ論理側のレベル比較を行う電圧比較器ＣＰ１の出力を入力している。
基準クロックＤＱＳの立下り側のタイミングを測定する構成は図１では省略しているが、その構成は図１に示す構成と同様であり、その場合はＬ論理側のレベル比較を行う電圧比較器ＣＰ２の出力を多相パルスで読み込む構成とされる。
【００２９】
図３に基準クロックＤＱＳの立上りのタイミングを測定する様子を、また図４に基準クロックＤＱＳの立下りのタイミングを測定する様子を示す。図３Ａ及び図４Ａは被試験半導体デバイスＤＵＴの基準クロックを出力するピンＰＮから出力される基準クロックＤＱＳの波形を示す。レベル比較器１０を構成する電圧比較器ＣＰ１には比較電圧ＶＯＨが与えられ、基準クロックＤＱＳのレベルが比較電圧ＶＯＨより高くなると電圧比較器ＣＰ１はＨ論理を出力する。
【００３０】
従って電圧比較器ＣＰ１がＨ論理を出力した後に多相パルスで構成されるストローブパルスが印加されると、その信号読取回路はＨ論理を出力する。比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…はそれぞれ期待値（この例ではＨ論理）と信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の各読み取り結果とを比較し、信号読取回路ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５…の出力とＨ論理の期待値とが一致すると一致を表わすＨ論理を出力する。
【００３１】
各比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…は更に前段（多相パルスの相順序が１つ若い番号の比較判定手段）の比較判定手段の判定結果と、自己の信号読み取り結果とを比較し、前段の比較判定結果と自己の信号読み取り結果との間に不一致が発生した状態で有効と判定し、有効を表わす判定結果を出力する。図３及び図４の例では比較判定手段ＰＦ４が有効を表わすＨ論理の判定結果を出力した場合を示す。
【００３２】
図５に比較判定手段の一例としてＰＦ４の具体的な構成の一例を示す。図５では基準クロックＤＱＳの立下りのタイミングを測定する回路にも兼用できる構成とした場合を示す。従って、電圧比較器ＣＰ２の出力側に信号読み取り回路ＴＣ４´を接続し、信号読取回路ＴＣ４とＴＣ４´のストローブ入力端子には図３及び図４に示した多相パルスＰ４及びＴＣ４´がストローブパルスとして与えられる。
【００３３】
比較判定手段ＰＦ４は期待値ＥＸＰと信号読取回路ＴＣ４及びＴＣ４´の出力とを比較するゲートＧ１とＧ２及びこれらのゲートＧ１、Ｇ２の出力の論理和をとるオアゲートＧ３と、このオアゲートＧ３の出力と前段の比較判定結果との不一致を検出する不一致検出ゲートＧ４とによって構成することができる。
基準クロックＤＱＳの立上りのタイミングは電圧比較器ＣＰ１と、信号読取回路ＴＣ４と、ゲートＧ１と、オアゲートＧ３と、不一致検出ゲートＧ４とからなる系路で検出することができる。基準クロックＤＱＳの立ち上がりのタイミングを測定する場合の期待値としてはＨ論理が与えられ、立下りのタイミングを検出する場合の期待値としてはＬ論理が設定される。Ｈ論理の期待値が設定されることにより、ゲートＧ１が有効となり、このゲートＧ１は信号読取回路ＴＣ４の出力がＨ論理に反転するか否かを監視する。
【００３４】
信号読取回路ＴＣ４の出力がＨ論理に反転するとゲートＧ１の出力もＨ論理に反転し、そのＨ論理はオアゲートＧ３を通して不一致検出ゲートＧ４に入力される。不一致検出ゲートＧ４は例えば排他的論理和回路によって構成することができ、その一方の入力端子には前段の比較判定結果Ｐ／Ｆが与えられる。
前段の比較判定結果Ｐ／ＦがＨ論理でなく、自己の信号読取回路ＴＣ４の読み取り結果がＨ論理に反転した場合にだけ不一致検出ゲートＧ４はＨ論理を出力する。このＨ論理の出力は図１に示す変換手段３１に入力されると共に、次段の比較判定手段、ここではＰＦ５に供給される。次段の比較判定手段ＰＦ５では自己の信号読取回路ＰＣ５がＨ論理を出力するが前段の比較判定手段ＰＦ４からＨ論理が入力されているから不一致の検出結果は出力されず、Ｌ論理が出力される。
【００３５】
この結果、基準クロックＤＱＳのレベルがレベル比較のために設けた比較電圧ＶＯＨを越えた時点から最初に多相パルスが与えられた比較判定手段のみがＨ論理を出力することになる。尚、初段の比較判定手段ＰＦ１の不一致検出ゲートＧ４には前段の比較判定結果としてＬ論理を与える。これにより自己の信号読取回路ＴＣ１がＨ論理を出力するとＨ論理の不一致検出信号を出力し、テストサイクルＴＤの初期において基準クロックＤＱＳが立上ったことを検出する。
【００３６】
変換手段３１は各比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…の比較判定結果を取り込んで、可及的に小さいビット数のデータに変換する。つまり、この発明では比較判定手段ＰＦ１、ＰＦ２、ＰＦ３、ＰＦ４、ＰＦ５…の各判定結果が有効となる信号読取回路の読み取り結果を与えた多相パルスの相番号に変換する構成とした点を特徴とするものである。
図６に変換手段３１の変換アルゴリズムを示す。信号読取回路ＴＣ１、ＴＣ２…と比較判定手段ＰＦ１、ＰＦ２…はデバイスのスペックに対して測定精度を十分満足することのできるストローブ間隔で設定できるだけの個数を設けることが望ましいが、ここでは８個の比較判定手段ＰＦ１〜ＰＦ８が存在するものとして示している。８個の比較判定手段ＰＦ１〜ＰＦ８の何れか一つがＨ論理（図では１で示す）を出力すると、そのビット位置を数値１〜８に変換し、更にその数値から「１」を減算し、その減算結果をこの例では４ビットの数値データＤ０〜Ｄ７に変換した場合を示す。４ビットの数値データＤ０〜Ｄ７は多相パルスＰ１〜Ｐ８の相順序を表わす番号として取り扱うことができる。４ビットにより０〜１５の１６相分の番号に変換することができ、この相番号をメモリ３２に記憶させる。
【００３７】
このように例えば８ビットの比較判定結果を４ビットの相番号データに変換することにより、メモリ３２の記憶空量を小さくできる利点が得られる。
図１に示す実施例ではパターン発生器１４から被試験半導体デバイスＤＵＴに印加するＸ、Ｙアドレスを必要に応じてアドレス変換回路３５で適当なアドレス（メモリ３２の構成に適したアドレス）に変換し、被試験半導体デバイスＤＵＴに印加するアドレスと対応したアドレスに各測定値を記憶させる。従って、メモリ３２は被試験半導体デバイスＤＵＴの試験すべきアドレスつまり、被試験アドレスに対応した全てのアドレス空間を装備しているものとする。
【００３８】
被試験半導体デバイスＤＵＴを試験するに先立って、被試験半導体デバイスの被試験アドレスの全てに渡って書き込み、読み出しを実行し、その読み出し時に出力される基準クロックＤＱＳの立上り及び立下りのタイミングを被試験半導体デバイスＤＵＴに印加した各アドレス毎に測定し、その測定の結果として得られる多相パルスの相番号をメモリ３２に記憶する。尚、基準クロックＤＱＳの立下りのタイミングの測定は図４に示すように多相パルスＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５…の位相を、一定量ずつ基準クロックＤＱＳの立下り側に遅延させて行われる。
【００３９】
基準クロックＤＱＳの立上りまたは立下りのタイミングを測定し、その測定結果をメモリ３２に取り込んだ状態で被試験半導体デバイスＤＵＴの試験を開始する。
被試験半導体デバイスＤＵＴを試験する場合、被試験半導体デバイスＤＵＴの各アドレスからデータを読み出すのと平行してメモリ３２からそのアドレスをアクセスした場合に出力された基準クロックＤＱＳの立上りまたは立下りのタイミングに相当する測定結果（多相パルスの相番号）を読み出す。読み出された測定結果は図１に示したタイミング選択回路３３に入力され、このタイミング選択回路３３で、被試験半導体デバイスＤＵＴから読み出されるデータを読み取るための信号読取回路１１に与えるストローブパルスＳＴＢの印加タイミングを選択する。
【００４０】
図７にタイミング選択回路３３の概要を示す。タイミング選択回路３３はストローブパルスＳＴＢの発生タイミングを記憶したタイミングメモリ３３Ａと、このタイミングメモリ３３Ａに記憶した発生タイミングの何れかをメモリ３２から読み出される測定結果にしたがって選択するセレクタ３３Ｂとによって構成される。
タイミングメモリ３３Ａには例えば２００ＰＳ、３００ＰＳ、４００ＰＳ、５００ＰＳ…の１６種類の時間値が記憶されている。この時間値は各テストサイクルＴＤの初期位相位置からの時間値に対応しており、測定した基準クロックＤＱＳの立上りまたは立下りのタイミングを指し示している。この時間値で与えられるタイミングがこれから測定しようとするデータの変化点までの時間ｄＩ１，ｄＩ２，ｄＩ３…を測定する基準位相位置となる。この時間値をメモリ３２に取り込んである測定結果に従って選択し、その選択された時間値をストローブ発生回路３４に入力する。
【００４１】
ストローブ発生回路３４ではタイミング選択回路３３から入力された時間値に被試験半導体デバイスＤＵＴから読み出されるデータの変化点までの時間（予定値）を加算または減算し、その演算結果のタイミングでストローブパルスＳＴＢを発生し、このストローブパルスＳＴＢを信号読取回路１１に印加して被試験半導体デバイスＤＵＴから読み出されるデータの読取を実行させ、そのストローブパルスのタイミングでデータの変化点が存在するか否かを試験する。
【００４２】
つまり、半導体デバイスの設計者は基準クロックＤＱＳの立上り又は立下りのタイミングから半導体デバイスより読み出されるデータの変化点までの時間を予め設計値として把握している。従って、基準クロックＤＱＳの立上り及び立下りのタイミングを予め測定し、そのタイミングを既知の値にしておくことにより基準クロックＤＱＳの立上り及び立下りのタイミングから、予定した時間の範囲内にデータの変化点が存在したか否かを試験すれば正確な検査を実施することができることになる。
【００４３】
上述では、被試験半導体デバイスＤＵＴの各アドレス毎に基準クロックＤＱＳの立上り又は立下りのタイミングを測定する実施例について説明したが、半導体デバイスが例えば動作開始からの時間（例えば熱によるドリフト）に対応して基準クロックＤＱＳの立上り、又は立下りのタイミングが漸次変動する現象に関しても、この発明を適用することにより熱によるドリフトを考慮した試験を実施することができる。
【００４４】
図８はその実施例を示す。この実施例ではパターン発生器１４から出力される試験パターンのサイクル数を計数するサイクルカウンタ３６を設け、このサイクルカウンタ３６によって試験パターンの何サイクル目を試験しているかを計数させ、その計数値をアドレス変換回路３５でメモリ３２のアドレス信号に変換し、このアドレス信号でメモリ３２をアクセスする構成とした場合を示す。
従って、試験に先立って、予め試験パターン（試験プログラム）の開始から終了までの間の全ての読み出しモードにおいて、半導体デバイスＤＵＴから出力される基準クロックＤＱＳの立上り、又は立下りのタイミング位置を測定し、この測定結果をメモリ３２に取り込む。基準クロックＤＱＳの立上り又は立下りのタイミングを試験パターンの開始から終了するまでの全てにわたって測定した状態で試験を開始する。この試験中にメモリ３２から基準クロックＤＱＳの立上り又は立下りのタイミングの測定結果を読み出し、この測定結果を用いて被試験デバイスから読み出されるデータを読み取るためのストローブパルスのタイミングを決定することにより、時間の経過に従って基準クロックＤＱＳのタイミングが漸次変動しても、その変動に追従してデータを読み取るタイミングも変化し、熱によるドリフトを考慮した試験を実施することができる。
【００４５】
図９は多相パルス発生手段３０の変形実施例を示す。この実施例では、わずかな遅延時間を持つ遅延素子ＤＹ１、ＤＹ２、ＤＹ３、ＤＹ４、ＤＹ５…を縦続接続し、その各接続点からわずかずつ位相差が与えられた多相パルスを発生させる構成とした場合を示す。
【００４６】
【発明の効果】
以上説明したようにこの発明によれば図３、図４に示した多相パルスＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５…及びＰ１´、Ｐ２´、Ｐ３´、Ｐ４´、Ｐ５´…を用いることにより１テストサイクルＴＤの時間内で基準クロックＤＱＳの立上り又は立下りのタイミングを測定するから従来と比較して極めて短時間に基準クロックＤＱＳの立上り又は立下りのタイミングを測定することができる。この結果としてこの種の半導体デバイスを短時間にかつ精度良く試験することができ、試験装置の運用効果を高めることができる利点が得られる。
【００４７】
また、基準クロックＤＱＳの立上り又は立下りのタイミングの測定結果を多相パルスの相番号に変換したから、データのビット数を小さくすることができる。この結果としてメモリ３２の記憶容量を小さくできるから本回路の追加におけるコスト増を最小限にすることができる。
【図面の簡単な説明】
【図１】この発明による半導体デバイス試験方法を用いて動作する半導体デバイス試験装置の一実施例を示すブロック図。
【図２】一般的な半導体デバイス試験装置の概要を説明するためのブロック図。
【図３】図１に示したこの発明による半導体デバイス試験装置の要部の動作を説明するためのタイミングチャート。
【図４】図３に示したタイミングチャートの他の例を説明するための同様のタイミングチャート。
【図５】図１に示したこの発明による半導体デバイス試験装置に用いた比較判定手段の構成の一例を説明するためのブロック図。
【図６】図５に示した比較判定手段の動作を説明するための図。
【図７】図１に示したこの発明による半導体デバイス試験装置に用いたタイミング選択回路の構成を説明するためのブロック図。
【図８】図１に示したこの発明による半導体デバイス試験装置の変形実施例を示すブロック図。
【図９】この発明による半導体デバイス試験装置の更に他の変形実施例を示すブロック図。
【図１０】この発明で試験しようとする半導体デバイスの特徴を説明するためのタイミングチャート。
【図１１】図１０で説明した半導体デバイスが持つ問題点を説明するためのタイミングチャート。
【図１２】半導体デバイス試験装置に装備されているレベル比較器と、信号読取回路を説明するためのブロック図。
【図１３】図１２に示したレベル比較器と信号読取回路の動作を説明するためのタイミングチャート。
【符号の説明】
ＤＱＳ 基準クロック
ＤＵＴ 被試験半導体デバイス
１０ レベル比較器
ＣＰ１、ＣＰ２ 電圧比較器
１１ 信号読取回路
ＴＣ１…ＴＣ５ 信号読取回路
ＰＦ１…ＰＦ５ 比較判定手段
１２ 論理比較器
Ｐ１…Ｐ６ 多相パルス
３０ 多相パルス発生器
３１ 変換手段
３２ メモリ
３３ タイミング選択回路
３４ ストローブ発生回路
３５ アドレス変換回路

Claims (8)

1. 被試験デバイスから出力されるデータに付随してこのデータの受渡しに供する基準クロックが出力され、この基準クロックのタイミングと上記データの変化点までの時間を計測し、この時間の計測値に応じて被試験デバイスを評価する半導体デバイス試験方法において、
   所定の位相位置から順次わずかずつ位相差が与えられた多相パルスを発生させ、
   この多相パルスを上記基準クロックの発生タイミングを検出するための信号読み取り回路のストローブパルスとして利用することにより、上記基準クロックの変化点を検出したストローブパルスの相番号によって上記基準クロックの変化点を計測し、
   上記基準クロックの変化点を検出したストローブパルスの相番号は、被試験半導体デバイスの被試験アドレスに対応したアドレスを具備したメモリに記憶され、被試験半導体デバイスを試験する際には上記メモリの被試験半導体デバイスに印加されるアドレスに対応したアドレスから上記相番号を読み出し、この読み出した相番号により上記データの論理値を読み取るタイミングを決定することにより、
   各テストサイクル毎に予め上記基準クロックが出力されるタイミングを被試験アドレスの全てにわたって計測し記憶すると共に、記憶した各テストサイクルの計測結果を上記データの変化点までの時間を計測するための基準位相位置と決定することを特徴とする半導体デバイス試験方法。
2. 被試験デバイスから出力されるデータに付随してこのデータの受渡しに供する基準クロックが出力され、この基準クロックのタイミングと上記データの変化点までの時間を計測し、この時間の計測値に応じて被試験デバイスを評価する半導体デバイス試験方法において、
   所定の位相位置から順次わずかずつ位相差が与えられた多相パルスを発生させ、
   この多相パルスを上記基準クロックの発生タイミングを検出するための信号読み取り回路のストローブパルスとして利用することにより、上記基準クロックの変化点を検出したストローブパルスの相番号によって上記基準クロックの変化点を計測し、
   上記基準クロックの変化点を検出したストローブパルスの相番号は被試験半導体デバイスに印加されるテストパターンの発生順序を表すアドレスに対応したアドレスを持つメモリに記憶され、被試験半導体デバイスを試験する際には上記メモリの被試験半導体デバイスに印加されるテストパターンの発生順序を表わすアドレスから上記相番号を読み出し、この読み出した相番号により上記データの論理値を読み取るタイミングを決定することにより、
   各テストサイクル毎に予め上記基準クロックが出力されるタイミングを被試験アドレスの全てにわたって計測し記憶すると共に、記憶した各テストサイクルの計測結果を上記データの変化点までの時間を計測するための基準位相位置と決定することを特徴とする半導体デバイス試験方法。
3. 請求項１又は２に記載の半導体デバイス試験方法において、上記基準クロックの変化点を検出した相番号に対応付けして予め設定したタイミングでストローブパルスを発生させ、このストローブパルスのタイミングにより被試験半導体デバイスが出力するデータの論理値を読み取ることを特徴とする半導体デバイス試験方法。
4. Ａ、被試験半導体デバイスが出力するデータの論理値をストローブパルスの印加タイミングに従って読み取るデータ読み取り回路と、
   Ｂ、上記被試験半導体デバイスが出力する基準クロックの発生タイミングを計測するために設けられた複数の信号読み取り回路と、
   Ｃ、この複数の信号読み取り回路のそれぞれにわずかずつ位相差が与えられた多相パルスで構成されるストローブパルスを印加する多相パルス発生手段と、
   Ｄ、上記複数の信号読み取り回路のそれぞれが読み取った結果を期待値と比較する複数の比較判定手段と、
   Ｅ、この複数の比較判定手段の判定結果を上記基準クロックの変化点を検出したストローブパルスの相番号に変換する変換手段と、
   Ｆ、この変換手段が変換した相番号を被試験半導体デバイスに印加したアドレスに対応したアドレスに記憶するメモリと、
   Ｇ、このメモリの被試験半導体デバイスに印加したアドレスに対応したアドレスに記憶された相番号が読み出される毎に、この相番号に対応したストローブパルスの発生タイミングを設定するタイミング選択回路と、
   Ｈ、このタイミング選択回路に設定されたタイミング設定値に従って上記データ読み取り回路に印加するストローブパルスを生成するストローブ発生回路と、
   によって構成したことを特徴とする半導体デバイス試験装置。
5. Ａ、被試験半導体デバイスが出力するデータをストローブパルスの印加タイミングに従って読み取るデータ読み取り回路と、
   Ｂ、上記被試験半導体デバイスが出力する基準クロックの発生タイミングを計測するために設けられた複数の信号読み取り回路と、
   Ｃ、この複数の信号読み取り回路のそれぞれにわずかずつ位相差が与えられた多相パルスで構成されるストローブパルスを印加する多相パルス発生手段と、
   Ｄ、上記複数の信号読み取り回路のそれぞれが読み取った結果を期待値と比較する複数の比較判定手段と、
   Ｅ、この複数の比較判定手段の判定結果を上記基準クロックの変化点を検出したストローブパルスの相番号に変換する変換手段と、
   Ｆ、この変換手段が変換した相番号を被試験半導体デバイスに印加したテストパターンの発生順序を表すアドレスに対応したアドレスに記憶するメモリと、
   Ｇ、このメモリの被試験半導体デバイスに印加したアドレスに対応したアドレスに記憶された相番号が読み出される毎に、この相番号に対応したストローブパルスの発生タイミングを設定するタイミング選択回路と、
   Ｈ、このタイミング選択回路に設定されたタイミング設定値に従って上記データ読み取り回路に印加するストローブパルスを生成するストローブ発生回路と、
   によって構成したことを特徴とする半導体デバイス試験装置。
6. 請求項４または５記載の半導体デバイス試験装置の何れかにおいて、
   上記多相パルス発生手段は遅延時間がわずかずつ異なる複数の遅延素子によって構成され、これら複数の遅延素子にパルスを印加してわずかずつ位相差が与えられた多相パルスを発生させることを特徴とする半導体デバイス試験装置。
7. 請求項４または５記載の半導体デバイス試験装置の何れかにおいて、
   多相パルス発生手段は同一遅延時間を持つ複数の遅延素子を縦続接続し、この縦続接続した複数の遅延素子の各接続点から多相パルスを得る構成としたことを特徴とする半導体デバイス試験装置。
8. 請求項４または５記載の半導体デバイス試験装置の何れかにおいて、
   上記複数の比較判定手段は上記多相パルスで構成されるストローブパルスの遅延時間が短い側から順にその比較判定結果を次に遅延時間が長い比較判定手段に出力し、各比較判定手段は各前段の比較判定結果と不一致を検出した比較判定手段のみから有効とする判定結果を出力させ、この有効とする判定結果の出力ビット位置を上記基準クロックの変化点を検出したストローブパルスの相番号に変換する構成としたことを特徴とする半導体デバイス試験装置。

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