JPH04215079A - タイミング発生器 - Google Patents
タイミング発生器Info
- Publication number
- JPH04215079A JPH04215079A JP2401550A JP40155090A JPH04215079A JP H04215079 A JPH04215079 A JP H04215079A JP 2401550 A JP2401550 A JP 2401550A JP 40155090 A JP40155090 A JP 40155090A JP H04215079 A JPH04215079 A JP H04215079A
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- Japan
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- delay
- timing
- generator
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- Prior art date
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- Withdrawn
Links
- 238000012360 testing method Methods 0.000 claims abstract description 26
- 230000003111 delayed effect Effects 0.000 description 10
- 230000000737 periodic effect Effects 0.000 description 10
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 8
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 5
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 4
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 2
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 2
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- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は例えばＩＣ試験装置に
利用することができるタイミング発生器に関する。
利用することができるタイミング発生器に関する。
【０００２】
【従来の技術】ＩＣ試験装置では被試験ＩＣの各端子（
以下ピンと称す）に試験パターン信号を与え、この試験
パターン信号に対する応答出力を期待値パターン信号と
比較し、その比較結果に不一致が発生した場合に、その
被試験ＩＣを不良と判定し、不良品として回収する動作
を行なう。
以下ピンと称す）に試験パターン信号を与え、この試験
パターン信号に対する応答出力を期待値パターン信号と
比較し、その比較結果に不一致が発生した場合に、その
被試験ＩＣを不良と判定し、不良品として回収する動作
を行なう。
【０００３】試験パターン信号はタイミング発生器から
出力されるクロックによって論理波形の立上りの開始点
、立下りの開始点等が規定され、試験パターン信号とし
ての論理波形が生成される。図５に従来のタイミング発
生器の構成を示す。タイミング発生器１は周期発生器２
と遅延発生器３と、周期データメモリ６、遅延データメ
モリ７によって構成される。尚遅延発生器３と周期発生
器２は図６Ａに示すように周期データメモリ６に記憶さ
れた周期データＵ１ ，Ｕ２ …の順序に従って周期が
Ｕ１ ，Ｕ２ …Ｕｎ と変化する周期パルスＰ１ ，
Ｐ２ …Ｐｎ を出力する。
出力されるクロックによって論理波形の立上りの開始点
、立下りの開始点等が規定され、試験パターン信号とし
ての論理波形が生成される。図５に従来のタイミング発
生器の構成を示す。タイミング発生器１は周期発生器２
と遅延発生器３と、周期データメモリ６、遅延データメ
モリ７によって構成される。尚遅延発生器３と周期発生
器２は図６Ａに示すように周期データメモリ６に記憶さ
れた周期データＵ１ ，Ｕ２ …の順序に従って周期が
Ｕ１ ，Ｕ２ …Ｕｎ と変化する周期パルスＰ１ ，
Ｐ２ …Ｐｎ を出力する。
【０００４】周期パルスＰ１ ，Ｐ２ ，Ｐ３ …Ｐｎ
は遅延発生器３に入力される。遅延発生器３では各周
期データＵ１ ，Ｕ２ …Ｕｎ によって決まるタイミ
ングＴ０１，Ｔ０２，Ｔ０３…Ｔ０ｎを基準に遅延デー
タＤ１ ，Ｄ２ …Ｄｎ により遅延したタイミングで
クロックＣＬＫ１ ，ＣＬＫ２ ，ＣＬＫ３ …ＣＬＫ
ｎ を発生させる。各クロックＣＬＫ１ ，ＣＬＫ２
，ＣＬＫ３ …ＣＬＫｎ は波形フォーマット４に入力
され、この波形フォーマット４から図６Ｃに示す論理信
号Ｍ１ ，Ｍ２ …（試験パターン信号）を出力する。 遅延発生器３及び波形フォーマット４は被試験ＩＣ５の
ピンの数だけ用意され、各ピンに試験パターン信号を与
えるように構成される。
は遅延発生器３に入力される。遅延発生器３では各周
期データＵ１ ，Ｕ２ …Ｕｎ によって決まるタイミ
ングＴ０１，Ｔ０２，Ｔ０３…Ｔ０ｎを基準に遅延デー
タＤ１ ，Ｄ２ …Ｄｎ により遅延したタイミングで
クロックＣＬＫ１ ，ＣＬＫ２ ，ＣＬＫ３ …ＣＬＫ
ｎ を発生させる。各クロックＣＬＫ１ ，ＣＬＫ２
，ＣＬＫ３ …ＣＬＫｎ は波形フォーマット４に入力
され、この波形フォーマット４から図６Ｃに示す論理信
号Ｍ１ ，Ｍ２ …（試験パターン信号）を出力する。 遅延発生器３及び波形フォーマット４は被試験ＩＣ５の
ピンの数だけ用意され、各ピンに試験パターン信号を与
えるように構成される。
【０００５】このように従来は各周期データＵ１ ，Ｕ
２ ，Ｕ３ …Ｕｎ によって決まる基準タイミングＴ
０１，Ｔ０２，Ｔ０３…Ｔ０ｎから遅延データＤ１ ，
Ｄ２ ，Ｄ３ …Ｄｎ だけ遅延したタイミングで試験
パターン信号Ｍ１ ，Ｍ２ の立上りのタイミングと立
下りのタイミングを規定している。
２ ，Ｕ３ …Ｕｎ によって決まる基準タイミングＴ
０１，Ｔ０２，Ｔ０３…Ｔ０ｎから遅延データＤ１ ，
Ｄ２ ，Ｄ３ …Ｄｎ だけ遅延したタイミングで試験
パターン信号Ｍ１ ，Ｍ２ の立上りのタイミングと立
下りのタイミングを規定している。
【０００６】
【発明が解決しようとする課題】従来は遅延発生器３で
基準タイミングＴ０１，Ｔ０２…Ｔ０ｎから遅延データ
Ｄ１ ，Ｄ２ ，Ｄ３ …Ｄｎ によって遅延したタイ
ミングでタイミングクロックＣＬＫ１ ，ＣＬＫ２ ，
…ＣＬＫｎ を出力する構造のため、例えば周期Ｕ１
の範囲内において、立上りと立下りの双方を設定するこ
とができない不都合を生じる。従って試験パターン信号
Ｍ１ ，Ｍ２ …として図４Ｄに示すように周期Ｕ１
，Ｕ３ の範囲内で立上りと立下りの双方のタイミング
を持つ試験パターン信号ＭＭ１ ，ＭＭ２ …を出力す
ることができない不都合がある。このような試験パター
ン信号ＭＭ１ ，ＭＭ２ …は例えばホールドタイム（
ｔｈ）の試験でホールドタイム（ｔｈ）が負の値を持つ
素子の場合に必要となる。
基準タイミングＴ０１，Ｔ０２…Ｔ０ｎから遅延データ
Ｄ１ ，Ｄ２ ，Ｄ３ …Ｄｎ によって遅延したタイ
ミングでタイミングクロックＣＬＫ１ ，ＣＬＫ２ ，
…ＣＬＫｎ を出力する構造のため、例えば周期Ｕ１
の範囲内において、立上りと立下りの双方を設定するこ
とができない不都合を生じる。従って試験パターン信号
Ｍ１ ，Ｍ２ …として図４Ｄに示すように周期Ｕ１
，Ｕ３ の範囲内で立上りと立下りの双方のタイミング
を持つ試験パターン信号ＭＭ１ ，ＭＭ２ …を出力す
ることができない不都合がある。このような試験パター
ン信号ＭＭ１ ，ＭＭ２ …は例えばホールドタイム（
ｔｈ）の試験でホールドタイム（ｔｈ）が負の値を持つ
素子の場合に必要となる。
【０００７】従来はこのような素子のホールドタイムの
試験を行なうことができない欠点がある。この発明では
１周期内で立上りと立下りの双方のタイミングを持つこ
とができるタイミング発生器を提供しようとするもので
ある。
試験を行なうことができない欠点がある。この発明では
１周期内で立上りと立下りの双方のタイミングを持つこ
とができるタイミング発生器を提供しようとするもので
ある。
【０００８】
【課題を解決するための手段】この発明では周期データ
に遅延データを加算し、この加算値を遅延発生器に入力
するように構成する。このようにこの発明では周期デー
タに遅延データを加え、この加算結果を遅延発生器に与
える構成としたから、遅延発生器に与えられる加算値は
少なくとも１周期の時間より長くなる。よって遅延デー
タとして１周期の範囲内の負の数を設定してもその加算
値は１周期より小さい正の値が残る。よって遅延データ
として負の数を設定することができ、この負の数の設定
によって試験パターン信号の立下りのタイミングを１周
期の範囲内に設定することができる。よって１周期の範
囲内に立上りと立下りのタイミングを持つ試験パターン
信号を発生させることができる。
に遅延データを加算し、この加算値を遅延発生器に入力
するように構成する。このようにこの発明では周期デー
タに遅延データを加え、この加算結果を遅延発生器に与
える構成としたから、遅延発生器に与えられる加算値は
少なくとも１周期の時間より長くなる。よって遅延デー
タとして１周期の範囲内の負の数を設定してもその加算
値は１周期より小さい正の値が残る。よって遅延データ
として負の数を設定することができ、この負の数の設定
によって試験パターン信号の立下りのタイミングを１周
期の範囲内に設定することができる。よって１周期の範
囲内に立上りと立下りのタイミングを持つ試験パターン
信号を発生させることができる。
【０００９】
【実施例】図１にこの発明の実施例を示す。図中１はタ
イミング発生器、２は周期発生器、３は遅延発生器を示
す。この発明では遅延データメモリ７と各遅延発生器３
との間に加算器８を設け、この各加算器８において、各
遅延発生器３に与える遅延データＤ１ ，Ｄ２ …Ｄｎ
に周期データＵ１ ，Ｕ２ ，Ｕ３ …Ｕｎ を加算
し、その加算値を遅延発生器３に与えるように構成する
。
イミング発生器、２は周期発生器、３は遅延発生器を示
す。この発明では遅延データメモリ７と各遅延発生器３
との間に加算器８を設け、この各加算器８において、各
遅延発生器３に与える遅延データＤ１ ，Ｄ２ …Ｄｎ
に周期データＵ１ ，Ｕ２ ，Ｕ３ …Ｕｎ を加算
し、その加算値を遅延発生器３に与えるように構成する
。
【００１０】これと共に、周期データメモリ６と周期発
生器２との間にラッチ回路９を設け、ラッチ回路９にラ
ッチした周期データを周期発生器２と加算器８に与える
ように構成する。つまりラッチ回路９を設けることによ
り周期データＵ１ ，Ｕ２ …Ｕｎ と遅延データＤ１
，Ｄ２ ，Ｄ３ …Ｄｎ は１データ分ずれて１周期
前の周期データ例えばＵ１ に遅延データＤ２ を加算
する。
生器２との間にラッチ回路９を設け、ラッチ回路９にラ
ッチした周期データを周期発生器２と加算器８に与える
ように構成する。つまりラッチ回路９を設けることによ
り周期データＵ１ ，Ｕ２ …Ｕｎ と遅延データＤ１
，Ｄ２ ，Ｄ３ …Ｄｎ は１データ分ずれて１周期
前の周期データ例えばＵ１ に遅延データＤ２ を加算
する。
【００１１】このように構成することにより遅延発生器
３は周期データＵ１，Ｕ２ ，Ｕ３ …に遅延データＤ
２ ，Ｄ３ ，Ｄ４ …が加えられ、この加算値Ｕ１
＋Ｄ２，Ｕ１ ＋Ｄ３ 、Ｕ１ ＋Ｄ４ …を遅延発生
器３に与える。従って、図２に示すように基準タイミン
グＴ０１では周期データＵ１ に遅延データＤ２ が加
えられ、この加算値Ｕ１ ＋Ｄ２ が遅延発生器３に入
力される。
３は周期データＵ１，Ｕ２ ，Ｕ３ …に遅延データＤ
２ ，Ｄ３ ，Ｄ４ …が加えられ、この加算値Ｕ１
＋Ｄ２，Ｕ１ ＋Ｄ３ 、Ｕ１ ＋Ｄ４ …を遅延発生
器３に与える。従って、図２に示すように基準タイミン
グＴ０１では周期データＵ１ に遅延データＤ２ が加
えられ、この加算値Ｕ１ ＋Ｄ２ が遅延発生器３に入
力される。
【００１２】遅延発生器３は図２に示すようにタイミン
グＴ０１を基準タイミングとして遅延時間Ｕ１ ＋Ｄ２
が与えられる。よって基準タイミングＴ０１からＵ１
＋Ｄ２ だけ遅延したタイミングでクロックＣＬＫ２
を出力する。 このクロックＣＬＫ２ は基準タイミングＴ０２からＤ
２ だけ遅延した遅延データと等価である。クロックＣ
ＬＫ１ は基準タイミングＴ００からＵ０ ＋Ｄ１ だ
け遅延したタイミングに指定される。周期データＵ０
，Ｕ１ ，Ｕ２ …は各基準タイミングＴ００，Ｔ０１
，Ｔ０２，Ｔ０３…をそれぞれ規定する。
グＴ０１を基準タイミングとして遅延時間Ｕ１ ＋Ｄ２
が与えられる。よって基準タイミングＴ０１からＵ１
＋Ｄ２ だけ遅延したタイミングでクロックＣＬＫ２
を出力する。 このクロックＣＬＫ２ は基準タイミングＴ０２からＤ
２ だけ遅延した遅延データと等価である。クロックＣ
ＬＫ１ は基準タイミングＴ００からＵ０ ＋Ｄ１ だ
け遅延したタイミングに指定される。周期データＵ０
，Ｕ１ ，Ｕ２ …は各基準タイミングＴ００，Ｔ０１
，Ｔ０２，Ｔ０３…をそれぞれ規定する。
【００１３】上述したようにこの発明によれば周期デー
タと遅延データとを加算して試験パターン信号の変化点
を規定する構造としたから、遅延データＤ１，Ｄ２ …
を周期データＵ１ ，Ｕ２ ，Ｕ３ …の範囲内で負の
値に設定しても、その減算結果は正の値を維持する。よ
って遅延データＤ１ ，Ｄ２ ，Ｄ３ …として負の数
を設定することができる。遅延データＤ１ ，Ｄ２ …
を一つおきに負の値に設定すると、図２Ｃに示すように
１周期内で２個のクロックＣＬＫ１ とＣＬＫ２ を出
力することができる。
タと遅延データとを加算して試験パターン信号の変化点
を規定する構造としたから、遅延データＤ１，Ｄ２ …
を周期データＵ１ ，Ｕ２ ，Ｕ３ …の範囲内で負の
値に設定しても、その減算結果は正の値を維持する。よ
って遅延データＤ１ ，Ｄ２ ，Ｄ３ …として負の数
を設定することができる。遅延データＤ１ ，Ｄ２ …
を一つおきに負の値に設定すると、図２Ｃに示すように
１周期内で２個のクロックＣＬＫ１ とＣＬＫ２ を出
力することができる。
【００１４】図３はこの発明の変形実施例を示す。この
例では周期データメモリ６と周期発生器２との間に２個
のラッチ回路９Ａ，９Ｂを設け、この２個のラッチ回路
９Ａと９Ｂにラッチした２周期前の周期データＵｎ−２
と、１周期前の周期データＵｎ−１ とを加算器８に
与え、この加算器８で２周期分の周期データＵｎ−２
＋Ｕｎ−１ に遅延データＤ２ を加えたデータを得て
、このデータを遅延発生器３に与える構造とした場合を
示す。
例では周期データメモリ６と周期発生器２との間に２個
のラッチ回路９Ａ，９Ｂを設け、この２個のラッチ回路
９Ａと９Ｂにラッチした２周期前の周期データＵｎ−２
と、１周期前の周期データＵｎ−１ とを加算器８に
与え、この加算器８で２周期分の周期データＵｎ−２
＋Ｕｎ−１ に遅延データＤ２ を加えたデータを得て
、このデータを遅延発生器３に与える構造とした場合を
示す。
【００１５】このように構成した場合には遅延データＤ
２ はＵｎ−２ ＋Ｕｎ−１ の範囲で負の値に設定す
ることができる。この実施例から明らかなようにラッチ
回路９を複数段設けることにより任意の周期ｎサイクル
前のタイミングを基準タイミングとし、遅延データの設
定範囲を拡げることができる。
２ はＵｎ−２ ＋Ｕｎ−１ の範囲で負の値に設定す
ることができる。この実施例から明らかなようにラッチ
回路９を複数段設けることにより任意の周期ｎサイクル
前のタイミングを基準タイミングとし、遅延データの設
定範囲を拡げることができる。
【００１６】
【発明の効果】従ってこの発明によればボールドタイム
が負の値を持つＩＣを試験することができる効果が得ら
れる。
が負の値を持つＩＣを試験することができる効果が得ら
れる。
【図１】この発明の一実施例を示すブロック図。
【図２】図１の動作を説明するための波形図。
【図３】この発明の変形実施例を説明するためのブロッ
ク図。
ク図。
【図４】その動作を説明するための波形図。
【図５】従来の技術を説明するためのブロック図。
【図６】図５の動作を説明するための波形図。
１ タイミング発生器
２ 周期発生器
３ 遅延発生器
４ 波形フォーマット
５ 被試験ＩＣ
６ 周期データメモリ
７ 遅延データメモリ
８ 加算器
９ ラッチ回路
Claims (1)
- 【請求項１】 周期を決める周期データが周期発生器
に与えられる毎に、この周期データに被試験素子に与え
る波形の変化点を規定する遅延データを加算し、その加
算結果を遅延発生器に入力するように構成したタイミン
グ発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401550A JPH04215079A (ja) | 1990-12-12 | 1990-12-12 | タイミング発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401550A JPH04215079A (ja) | 1990-12-12 | 1990-12-12 | タイミング発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04215079A true JPH04215079A (ja) | 1992-08-05 |
Family
ID=18511379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401550A Withdrawn JPH04215079A (ja) | 1990-12-12 | 1990-12-12 | タイミング発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04215079A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005055314A (ja) * | 2003-08-05 | 2005-03-03 | Advantest Corp | Ｉｃ試験装置 |
| WO2010073458A1 (ja) * | 2008-12-26 | 2010-07-01 | 株式会社アドバンテスト | タイミング発生器および試験装置ならびにテストレートの制御方法 |
| KR20160015287A (ko) | 2013-07-03 | 2016-02-12 | 무라다기카이가부시끼가이샤 | 보관 용기 |
-
1990
- 1990-12-12 JP JP2401550A patent/JPH04215079A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005055314A (ja) * | 2003-08-05 | 2005-03-03 | Advantest Corp | Ｉｃ試験装置 |
| JP4703952B2 (ja) * | 2003-08-05 | 2011-06-15 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| WO2010073458A1 (ja) * | 2008-12-26 | 2010-07-01 | 株式会社アドバンテスト | タイミング発生器および試験装置ならびにテストレートの制御方法 |
| US8392145B2 (en) | 2008-12-26 | 2013-03-05 | Advantest Corporation | Timing generator |
| KR20160015287A (ko) | 2013-07-03 | 2016-02-12 | 무라다기카이가부시끼가이샤 | 보관 용기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |