JP3159269B2 - 特定用途向け集積回路 - Google Patents
特定用途向け集積回路Info
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- JP3159269B2 JP3159269B2 JP27124791A JP27124791A JP3159269B2 JP 3159269 B2 JP3159269 B2 JP 3159269B2 JP 27124791 A JP27124791 A JP 27124791A JP 27124791 A JP27124791 A JP 27124791A JP 3159269 B2 JP3159269 B2 JP 3159269B2
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- Japan
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- test
- clock
- system clock
- clock pulse
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Description
【０００１】
【産業上の利用分野】本発明は、外部からのシステム・
クロックで動作するコントローラと、分周されたシステ
ム・クロックで動作するコントローラとを有する特定用
途向け集積回路（ＡＳＩＣ（Application Specific Int
egrated Circuit ））に関し、詳しくは、この回路のテ
スト動作を簡単にするように改善するものである。
クロックで動作するコントローラと、分周されたシステ
ム・クロックで動作するコントローラとを有する特定用
途向け集積回路（ＡＳＩＣ（Application Specific Int
egrated Circuit ））に関し、詳しくは、この回路のテ
スト動作を簡単にするように改善するものである。
【０００２】
【従来の技術】コンピュータ・システムに回路素子とし
て用いられる特定用途向け集積回路（以下、ＡＳＩＣと
呼ぶ）は、大規模化、複雑化する傾向にあり、高信頼性
を確保するために、ＡＳＩＣチップ単体のテストをいか
に効率よく行うかが重要な課題となっている。
て用いられる特定用途向け集積回路（以下、ＡＳＩＣと
呼ぶ）は、大規模化、複雑化する傾向にあり、高信頼性
を確保するために、ＡＳＩＣチップ単体のテストをいか
に効率よく行うかが重要な課題となっている。
【０００３】図５は、本発明が対象とする、外部からの
システム・クロックで動作するコントローラと、分周さ
れたシステム・クロックで動作するコントローラとを有
するＡＳＩＣ10の構成ブロック図である。この図で、外
部からのシステム・クロックMCLKは第１のコントローラ
11に与えられ、第２のコントローラ12にはシステム・ク
ロックMCLKを分周回路13で分周したクロック・パルスCP
が与えられる。通常は、第１のコントローラ11はシステ
ム・クロックMCLKに同期して入力IN1を取り込んで出力O
UT1を送出し、第２のコントロトーラ12は分周されたク
ロック・パルスCPに同期して入力IN2 を取り込んで出力
OUT2を送出している。尚、この例において、分周回路13
はシステム・クロックMCLKを６分周するものとする。
システム・クロックで動作するコントローラと、分周さ
れたシステム・クロックで動作するコントローラとを有
するＡＳＩＣ10の構成ブロック図である。この図で、外
部からのシステム・クロックMCLKは第１のコントローラ
11に与えられ、第２のコントローラ12にはシステム・ク
ロックMCLKを分周回路13で分周したクロック・パルスCP
が与えられる。通常は、第１のコントローラ11はシステ
ム・クロックMCLKに同期して入力IN1を取り込んで出力O
UT1を送出し、第２のコントロトーラ12は分周されたク
ロック・パルスCPに同期して入力IN2 を取り込んで出力
OUT2を送出している。尚、この例において、分周回路13
はシステム・クロックMCLKを６分周するものとする。
【０００４】このようなＡＳＩＣをテストする場合は、
図６のタイムチャートに示すように、入力IN1 ，IN2 に
テスト・パターンを与え、コントローラ11，12の出力OU
T1，OUT2の送出状態をみて、当該ＡＳＩＣのテスト結果
を評価するのが一般的である。
図６のタイムチャートに示すように、入力IN1 ，IN2 に
テスト・パターンを与え、コントローラ11，12の出力OU
T1，OUT2の送出状態をみて、当該ＡＳＩＣのテスト結果
を評価するのが一般的である。
【０００５】
【発明が解決しようとする課題】ここで、テスト動作の
際、第１のコントローラ11については、テスト周期Ｔで
入力IN1 に対して出力OUT1を抽出すればテストを行える
が、第２のコントローラ12については、入力IN1 を周期
６Ｔ毎に取り込めばよく、同様に出力OUT2も周期６Ｔ毎
に抽出すればよい。ところが、このようなＡＳＩＣで
は、テスト周期Ｔは固定であるため、第２のコントロー
ラ12についても周期Ｔ毎に６周期時間、全く同じテスト
・パターンIN2 を逐次印加してその出力パターンOUT2を
抽出しなければならず、このための労力が大きかった。
即ち、周期〜までは、第２のコントローラ12には全
く同じテスト・パターンIN2 を６回続けて印加しなけれ
ばならず、このテスト・パターンの作成手順が煩わし
く、結果として全体のテスト・パターン数が増大し、Ａ
ＳＩＣのテストに大変な工数がかかっていた。
際、第１のコントローラ11については、テスト周期Ｔで
入力IN1 に対して出力OUT1を抽出すればテストを行える
が、第２のコントローラ12については、入力IN1 を周期
６Ｔ毎に取り込めばよく、同様に出力OUT2も周期６Ｔ毎
に抽出すればよい。ところが、このようなＡＳＩＣで
は、テスト周期Ｔは固定であるため、第２のコントロー
ラ12についても周期Ｔ毎に６周期時間、全く同じテスト
・パターンIN2 を逐次印加してその出力パターンOUT2を
抽出しなければならず、このための労力が大きかった。
即ち、周期〜までは、第２のコントローラ12には全
く同じテスト・パターンIN2 を６回続けて印加しなけれ
ばならず、このテスト・パターンの作成手順が煩わし
く、結果として全体のテスト・パターン数が増大し、Ａ
ＳＩＣのテストに大変な工数がかかっていた。
【０００６】本発明は、このような問題を解決すること
を課題とし、システム・クロックで動作するコントロー
ラと、このシステム・クロックを分周したクロック・パ
ルスで動作するクロック・パルスで動作するコントロー
ラとを有するＡＳＩＣのチップ単体のテストを効率よく
実行できるようにすることを目的とする。
を課題とし、システム・クロックで動作するコントロー
ラと、このシステム・クロックを分周したクロック・パ
ルスで動作するクロック・パルスで動作するコントロー
ラとを有するＡＳＩＣのチップ単体のテストを効率よく
実行できるようにすることを目的とする。
【０００７】
【課題を解決するため手段】以上の課題を解決した本発
明は、外部からのシステム・クロックに同期して動作す
る第１のコントローラと、前記システム・クロックを分
周する分周回路と、前記分周回路で分周されたクロック
・パルスに同期して動作する第２のコントローラとから
構成される特定用途向け集積回路において、外部からテ
スト用クロック・パルスを入力するクロック端子と、テ
スト・モード信号を入力するテスト・モード入力端子
と、前記テスト・モード信号がテスト動作を指定してい
る時に、前記第１のコントローラをテストするときは前
記第２のコントローラを動作させないように外部から信
号を与える一方前記第１のコントローラにテスト・パタ
ーンを与え、前記第２のコントローラをテストするとき
は前記第１のコントローラを動作させないように外部か
ら信号を与える一方前記第２のコントローラにテスト・
パターンを与え、前記第１のコントローラ及び前記第２
のコントローラの両方をテストするときは前記第２のコ
ントローラの動作周期と等しい前記システム・クロック
及びテスト・パターンを前記第１のコントローラに与え
るとともに前記第２のコントローラの動作周期と等しい
前記テスト・クロック及びテスト・パターンを前記第２
のコントローラに与えることを特徴とする特定用途向け
集積回路である。
明は、外部からのシステム・クロックに同期して動作す
る第１のコントローラと、前記システム・クロックを分
周する分周回路と、前記分周回路で分周されたクロック
・パルスに同期して動作する第２のコントローラとから
構成される特定用途向け集積回路において、外部からテ
スト用クロック・パルスを入力するクロック端子と、テ
スト・モード信号を入力するテスト・モード入力端子
と、前記テスト・モード信号がテスト動作を指定してい
る時に、前記第１のコントローラをテストするときは前
記第２のコントローラを動作させないように外部から信
号を与える一方前記第１のコントローラにテスト・パタ
ーンを与え、前記第２のコントローラをテストするとき
は前記第１のコントローラを動作させないように外部か
ら信号を与える一方前記第２のコントローラにテスト・
パターンを与え、前記第１のコントローラ及び前記第２
のコントローラの両方をテストするときは前記第２のコ
ントローラの動作周期と等しい前記システム・クロック
及びテスト・パターンを前記第１のコントローラに与え
るとともに前記第２のコントローラの動作周期と等しい
前記テスト・クロック及びテスト・パターンを前記第２
のコントローラに与えることを特徴とする特定用途向け
集積回路である。
【０００８】
【作用】本発明の特定用途向け集積回路は、テスト動作
が指定されると、外部からのテスト用クロック・パルス
が第２のコントローラに与えられ、第１のコントローラ
と第２のコントローラとは独立にテストを実行する。
が指定されると、外部からのテスト用クロック・パルス
が第２のコントローラに与えられ、第１のコントローラ
と第２のコントローラとは独立にテストを実行する。
【０００９】
【実施例】以下、図面を用いて本発明の特定用途向け集
積回路（ＡＳＩＣ）の実施例を説明する。図１は本発明
のＡＳＩＣの構成ブロック図である。この図で、図５に
示した従来のＡＳＩＣと符号が同じものは、その機能は
同じである。本発明のＡＳＩＣ10は、外部から通常動作
かテスト動作かを指定するテスト・モード信号TESTを受
けるテスト・モード入力端子pT、外部からテスト用クロ
ック・パルスTCP を入力するクロック端子pCを設けると
ともに、分周回路13で分周されたクロック・パルスCPI
または外部からのテスト用クロック・パルスTCP を切り
換えて第２のコントローラ12に与えるマルチプレクサ14
を設けたことを構成上の特徴とする。このマルチプレク
サ14は、テスト・モード信号TEST“１”の場合は外部か
らのテスト用クロック・パルスTCP を選択し、テスト・
モード信号TEST“０”の場合は分周回路13で分周された
クロック・パルスCPI を選択する。
積回路（ＡＳＩＣ）の実施例を説明する。図１は本発明
のＡＳＩＣの構成ブロック図である。この図で、図５に
示した従来のＡＳＩＣと符号が同じものは、その機能は
同じである。本発明のＡＳＩＣ10は、外部から通常動作
かテスト動作かを指定するテスト・モード信号TESTを受
けるテスト・モード入力端子pT、外部からテスト用クロ
ック・パルスTCP を入力するクロック端子pCを設けると
ともに、分周回路13で分周されたクロック・パルスCPI
または外部からのテスト用クロック・パルスTCP を切り
換えて第２のコントローラ12に与えるマルチプレクサ14
を設けたことを構成上の特徴とする。このマルチプレク
サ14は、テスト・モード信号TEST“１”の場合は外部か
らのテスト用クロック・パルスTCP を選択し、テスト・
モード信号TEST“０”の場合は分周回路13で分周された
クロック・パルスCPI を選択する。
【００１０】次に、このように構成された本発明のＡＳ
ＩＣの動作を説明する。 (1) 通常動作時 テスト・モード信号TESTを“０”とする。これにより、
マルチプレクサ14は分周回路13からのクロック・パルス
CPI を選択し、第２のコントローラ12に動作クロックCP
I として出力する。従って、第１のコントローラ11はシ
ステム・クロックMCLKに同期して動作し、第２のコント
ローラ12はシステム・クロックMCLKを分周したクロック
CPに同期して動作する。 (2) テスト動作時 このＡＳＩＣ10をテストする際、テスト・モード信号TE
STを“１”とする。これにより、マルチプレクサ14は外
部からのテスト用クロック・パルスTCP を選択して第２
のコントローラ12に動作クロックCPとして与える。従っ
て、この場合は、第２のコントローラ12は外部からのテ
スト用クロック・パルスTCP に同期して動作する。以
下、システム・クロックMCLK、テスト用クロック・パル
スTCP の値（“Ｈ”，“Ｌ”）により、３通りの場合に
ついてその動作を説明する。 (2)-(a) システム・クロックMCLKが周期Ｔのパルスかつ
テスト用クロック・パルスTCP が“Ｈ”固定の場合 図２に示すように、テスト用クロック・パルスTCP が
“Ｈ”固定であるため、第２のコントローラ12は動作し
ない。この時、第２のコントローラ12に与える入力（テ
スト・パターン）IN2 も固定とし、その出力期待値OUT2
は“不定”とする。従って、このＡＳＩＣに与えるテス
ト・パターンとしては第１のコントローラ11のみをテス
トするための入力パターンIN1 を考慮するだけでよい。
この場合、テスト周期Ｔ（システム・クロックMCLKの周
期に相当）毎に種々の入力パターンIN1 を入力し、その
時の実際の出力OUT1と出力期待値とを比較照合する。こ
のように、システム・クロックMCLKが周期Ｔのパルスか
つテスト用クロック・パルスTCP が“Ｈ”固定の場合
は、第１のコントローラ11のみテスト可能であり、第２
のコントローラ12は動作しない。 (2)-(b) システム・クロックMCLKが“Ｈ”固定かつテス
ト用クロック・パルスTCP を周期６Ｔのパルスとする場
合 図３に示すように、システム・クロックMCLKが“Ｈ”固
定のため、第１のコントローラ11は動作しない。この
時、第１のコントローラ11に与える入力（テスト・パタ
ーン）IN1 も固定とし、その出力期待値OUT1は“不定”
とする。従って、このＡＳＩＣ10に与えるテスト・パタ
ーンとしては第２のコントローラ12のみをテストするた
めの入力パターンIN2 を考慮するだけでよい。この場
合、テスト周期６Ｔ（テスト用クロック・パルス・クロ
ックTCP の周期に相当）毎に種々の入力パターンIN2 を
入力し、その時の実際の出力OUT2と出力期待値とを比較
照合する。このように、システム・クロックMCLKが
“Ｈ”固定かつテスト用クロック・パルスTCP が周期６
Ｔのパルスの場合は、第２のコントローラ12のみテスト
可能であり、第１のコントローラ12は動作しない。 (2)-(c) システム・クロックMCLK及びテスト用クロック
・パルスTCP を周期６Ｔのパルスとする場合 図４に示すように、テスト用クロック・パルスTCP をシ
ステム・クロックMCLKに用いるので、第１のコントロー
ラ11，第２のコントローラ12がそれぞれ周期６Ｔのパル
スで動作する。従って、入力するテスト・パターンとし
ては、第１，第２のコントローラ11，12をテストするた
めのテスト・パターンを考慮し、テスト周期６Ｔ毎に、
入力データIN1 ，IN2 を入力する。そして、実際の処理
結果である出力OUT1，OUT2をそれぞれ出力期待値と比較
照合する。このように、システム・クロックMCLK及びテ
スト用クロック・パルスTCP を周期６Ｔのパルスとする
場合は、第１のコントローラ11，第２のコントローラ12
の両方がテスト可能である。しかもこの時は、第１，第
２のコントローラ11，12それぞれ独立に入力IN1 ，IN2
を与えるので、第２のコントローラ12について同じ入力
パターンIN2 を分周回路13の分周クロック分入力する必
要はない。
ＩＣの動作を説明する。 (1) 通常動作時 テスト・モード信号TESTを“０”とする。これにより、
マルチプレクサ14は分周回路13からのクロック・パルス
CPI を選択し、第２のコントローラ12に動作クロックCP
I として出力する。従って、第１のコントローラ11はシ
ステム・クロックMCLKに同期して動作し、第２のコント
ローラ12はシステム・クロックMCLKを分周したクロック
CPに同期して動作する。 (2) テスト動作時 このＡＳＩＣ10をテストする際、テスト・モード信号TE
STを“１”とする。これにより、マルチプレクサ14は外
部からのテスト用クロック・パルスTCP を選択して第２
のコントローラ12に動作クロックCPとして与える。従っ
て、この場合は、第２のコントローラ12は外部からのテ
スト用クロック・パルスTCP に同期して動作する。以
下、システム・クロックMCLK、テスト用クロック・パル
スTCP の値（“Ｈ”，“Ｌ”）により、３通りの場合に
ついてその動作を説明する。 (2)-(a) システム・クロックMCLKが周期Ｔのパルスかつ
テスト用クロック・パルスTCP が“Ｈ”固定の場合 図２に示すように、テスト用クロック・パルスTCP が
“Ｈ”固定であるため、第２のコントローラ12は動作し
ない。この時、第２のコントローラ12に与える入力（テ
スト・パターン）IN2 も固定とし、その出力期待値OUT2
は“不定”とする。従って、このＡＳＩＣに与えるテス
ト・パターンとしては第１のコントローラ11のみをテス
トするための入力パターンIN1 を考慮するだけでよい。
この場合、テスト周期Ｔ（システム・クロックMCLKの周
期に相当）毎に種々の入力パターンIN1 を入力し、その
時の実際の出力OUT1と出力期待値とを比較照合する。こ
のように、システム・クロックMCLKが周期Ｔのパルスか
つテスト用クロック・パルスTCP が“Ｈ”固定の場合
は、第１のコントローラ11のみテスト可能であり、第２
のコントローラ12は動作しない。 (2)-(b) システム・クロックMCLKが“Ｈ”固定かつテス
ト用クロック・パルスTCP を周期６Ｔのパルスとする場
合 図３に示すように、システム・クロックMCLKが“Ｈ”固
定のため、第１のコントローラ11は動作しない。この
時、第１のコントローラ11に与える入力（テスト・パタ
ーン）IN1 も固定とし、その出力期待値OUT1は“不定”
とする。従って、このＡＳＩＣ10に与えるテスト・パタ
ーンとしては第２のコントローラ12のみをテストするた
めの入力パターンIN2 を考慮するだけでよい。この場
合、テスト周期６Ｔ（テスト用クロック・パルス・クロ
ックTCP の周期に相当）毎に種々の入力パターンIN2 を
入力し、その時の実際の出力OUT2と出力期待値とを比較
照合する。このように、システム・クロックMCLKが
“Ｈ”固定かつテスト用クロック・パルスTCP が周期６
Ｔのパルスの場合は、第２のコントローラ12のみテスト
可能であり、第１のコントローラ12は動作しない。 (2)-(c) システム・クロックMCLK及びテスト用クロック
・パルスTCP を周期６Ｔのパルスとする場合 図４に示すように、テスト用クロック・パルスTCP をシ
ステム・クロックMCLKに用いるので、第１のコントロー
ラ11，第２のコントローラ12がそれぞれ周期６Ｔのパル
スで動作する。従って、入力するテスト・パターンとし
ては、第１，第２のコントローラ11，12をテストするた
めのテスト・パターンを考慮し、テスト周期６Ｔ毎に、
入力データIN1 ，IN2 を入力する。そして、実際の処理
結果である出力OUT1，OUT2をそれぞれ出力期待値と比較
照合する。このように、システム・クロックMCLK及びテ
スト用クロック・パルスTCP を周期６Ｔのパルスとする
場合は、第１のコントローラ11，第２のコントローラ12
の両方がテスト可能である。しかもこの時は、第１，第
２のコントローラ11，12それぞれ独立に入力IN1 ，IN2
を与えるので、第２のコントローラ12について同じ入力
パターンIN2 を分周回路13の分周クロック分入力する必
要はない。
【００１１】
【発明の効果】以上述べたように、本発明の特定用途向
け集積回路によれば、テスト・モード信号を入力し、テ
スト動作を指定している場合は外部からのテスト用クロ
ック・パルスを選択するようにしたので、外部からのシ
ステム・クロックに同期して動作する第１のコントロー
ラと、このシステム・クロックを分周して得られるクロ
ック・パルスに同期して動作する第２のコントローラと
を有するＡＳＩＣについて、第１のコントローラと第２
のコントローラとをそれぞれ独立または同時にテストで
きる。また、第１のコントローラと第２のコントローラ
とを同時にテストする場合でも、どちらかのコントロー
ラについて、全く同じ入力テスト・パターンを続けて与
える必要はなく、全体のテスト・パターン数を減らすこ
とができる。
け集積回路によれば、テスト・モード信号を入力し、テ
スト動作を指定している場合は外部からのテスト用クロ
ック・パルスを選択するようにしたので、外部からのシ
ステム・クロックに同期して動作する第１のコントロー
ラと、このシステム・クロックを分周して得られるクロ
ック・パルスに同期して動作する第２のコントローラと
を有するＡＳＩＣについて、第１のコントローラと第２
のコントローラとをそれぞれ独立または同時にテストで
きる。また、第１のコントローラと第２のコントローラ
とを同時にテストする場合でも、どちらかのコントロー
ラについて、全く同じ入力テスト・パターンを続けて与
える必要はなく、全体のテスト・パターン数を減らすこ
とができる。
【図１】本発明を実施した特定用途向け集積回路の構成
ブロック図である。
ブロック図である。
【図２】本発明回路の動作を表わすタイムチャートであ
る。
る。
【図３】本発明回路の動作を表わすタイムチャートであ
る。
る。
【図４】本発明回路の動作を表わすタイムチャートであ
る。
る。
【図５】従来の特定用途向け集積回路の構成ブロック図
である。
である。
【図６】従来の回路の動作を表わすタイムチャートであ
る。
る。
１０ ＡＳＩＣ １１ 第１のコントローラ １２ 第２のコントローラ １３ 分周回路 １４ マルチプレクサ
Claims (1)
- 【請求項１】 外部からのシステム・クロックに同期し
て動作する第１のコントローラと、前記システム・クロ
ックを分周する分周回路と、前記分周回路で分周された
クロック・パルスに同期して動作する第２のコントロー
ラとから構成される特定用途向け集積回路において、外
部からテスト用クロック・パルスを入力するクロック端
子と、テスト・モード信号を入力するテスト・モード入
力端子と、前記テスト・モード信号がテスト動作を指定
している時に、前記第１のコントローラをテストすると
きは前記第２のコントローラを動作させないように外部
から信号を与える一方前記第１のコントローラにテスト
・パターンを与え、前記第２のコントローラをテストす
るときは前記第１のコントローラを動作させないように
外部から信号を与える一方前記第２のコントローラにテ
スト・パターンを与え、前記第１のコントローラ及び前
記第２のコントローラの両方をテストするときは前記第
２のコントローラの動作周期と等しい前記システム・ク
ロック及びテスト・パターンを前記第１のコントローラ
に与えるとともに前記第２のコントローラの動作周期と
等しい前記テスト・クロック及びテスト・パターンを前
記第２のコントローラに与えることを特徴とする特定用
途向け集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27124791A JP3159269B2 (ja) | 1991-10-18 | 1991-10-18 | 特定用途向け集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27124791A JP3159269B2 (ja) | 1991-10-18 | 1991-10-18 | 特定用途向け集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05134014A JPH05134014A (ja) | 1993-05-28 |
| JP3159269B2 true JP3159269B2 (ja) | 2001-04-23 |
Family
ID=17497416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27124791A Expired - Fee Related JP3159269B2 (ja) | 1991-10-18 | 1991-10-18 | 特定用途向け集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159269B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442202B1 (ko) * | 1997-09-23 | 2004-12-17 | 삼성전자주식회사 | 저주파수 테스트 기능을 구비한 응용주문형집적회로 |
-
1991
- 1991-10-18 JP JP27124791A patent/JP3159269B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05134014A (ja) | 1993-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080216 Year of fee payment: 7 |
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