JPH0560835A - テスト回路 - Google Patents

テスト回路

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JPH0560835A
JPH0560835A JP3225554A JP22555491A JPH0560835A JP H0560835 A JPH0560835 A JP H0560835A JP 3225554 A JP3225554 A JP 3225554A JP 22555491 A JP22555491 A JP 22555491A JP H0560835 A JPH0560835 A JP H0560835A
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宏明 鈴木
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details

Abstract

(57)【要約】 【目的】デジタル論理回路の良否を判定するためのテス
トを行なうことを目的とする。回路内部のフリップフロ
ップ等の保持手段の値を外部から観測することは、むず
かしく、また、従来のスキャンパス法を用いた時は、リ
アルタイムな観測を行うことができなかった。 【構成】回路中の保持手段（１１１）に、第２の保持手
段（１１０）を付加し、ＳＯ端子にＳＩ端子、１１の出
力、１１１の出力を選択し出力し、（１０１〜１０４）
を直列に接続する。 【効果】第２の保持手段（１１０）の値により、保持手
段（１１１）を選択し、リアルタイムに外部にその値を
出力できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル論理回路におけ
るテスト回路に関する。
【０００２】
【従来の技術】デジタル論理回路において、その動作が
正常であるかをテストする事は重要である。テストの目
的は２つあり、１つは回路の不良解析であり、もうひと
つは製品出荷時の良否の判定である。
【０００３】回路のテストは一般的に、外部からテスト
パタンを入力し、これに対する出力パタンを解析するこ
とによって回路をテストする方法が取られている。
【０００４】特にＬＳＩのテストに於て、回路の状態を
観測しようとする時、もっとも簡単な方法は観測したい
内部ノードを直接外部ピンに隣接することである。しか
し、ＬＳＩのパッケージにおいて入出力ピンの数は有限
個であり、内部ノードをすべて外部に取り出すのは不可
能である。
【０００５】そこで、内部ノードの観測性を高めるため
に、スキャンパス法が考えられている。
【０００６】スキャンパス法の構成例を図２（ａ）に示
す。これは回路中のフリップフロップ（ＦＦ）を図２
（ｂ）のスキャンパスレジスタに置き換え、直列に接続
することで実現できる。
【０００７】スキャンパスレジスタは図２（ｂ）の様
に、通常のＦＦが持つ、ＤＩ（データイン）、ＤＯ（デ
ータアウト）、ＣＫ（クロック）端子以外に、ＴＳ（テ
スト）、ＳＩ（シフトイン）、ＳＯ（シフトアウト）端
子が持つ。
【０００８】テスト端子により、通常モードとテストモ
ードを切り換えることが出来る。通常のモード時には、
マルチプレクサ（２１０）はＤＩを出力し、スキャンパ
スレジスタは通常のＦＦとして機能する。
【０００９】テストモードになるとマルチプレクサ（２
１０）はＳＩを出力し、図２（ａ）の様にスキャンパス
レジスタのＳＩ，ＳＯ端子を直列接続することで、スキ
ャンパスレジスタはシフトレジスタとして機能する。
【００１０】スキャンパスレジスタの最終段（２０４）
のＳＯ端子を観測点として、外部に出力し、テストモー
ドにおいてクロックをスキャンパスレジスタに入力する
事により、内部のＦＦの値を順次、観測できる。
【００１１】
【発明が解決しようとする課題】従来のスキャンパス法
では内部のＦＦがシフトレジスタになっているため、目
的のＦＦの値を知ろうとしても数多くのクロックを入力
しなければ観測点までデータが出てこない。
【００１２】また、テストモードにおいては内部のＦＦ
はシフトレジスタ動作をしているため、プログラムの実
行を停止しなければならず、リアルタイム性に欠ける。
【００１３】また、シフトレジスタ動作を一度行うと、
レジスタの状態が変わってしまい、プログラムの再実行
が不可能な点がある。
【００１４】また、図２（ｂ）に示すように、ＦＦにマ
ルチプレクサを介してデータを入力するため、遅延が生
じ、本来の回路の最高動作周波数よりも性能が落ちると
言う欠点がある。
【００１５】本発明の目的は、回路内部のレジスタをプ
ログラマブルに指定でき、そのレジスタの値をプログラ
ムを中断する事なくリアルタイムに外部に出力できるよ
うにしたテスト回路を提供することにある。
【００１６】
【課題を解決するための手段】本発明では、複数の出力
を持つ組合せ回路と、前記組合せ回路の出力の値を保持
するＮ個（Ｎは２以上の整数）の第１の保持手段とを有
するデジタル論理回路において、Ｎ個の前記第１の保持
手段の各々に対応して、Ｎ個の第２の保持手段を設け、
前記第１の保持手段と前記第２の保持手段の各々に対応
して、前記第２の保持手段の入力信号、前記第２の保持
手段の出力信号および前記第１の保持手段の出力信号
を、外部からの入力信号と前記第２の保持手段の値によ
り選択し出力する選択手段を有するＮ個の第１の回路を
設け、前記第１の回路を、Ｍ番目（Ｍは１以上Ｎ−１以
下の整数）の前記第１の回路の前記選択手段の出力信号
と（Ｍ＋１）番目の前記第１の回路の前記第２の保持手
段の入力信号とをそれぞれ直列接続し、１番目の前記第
１の回路の前記第２の保持手段の入力信号を外部から入
力し、Ｎ番目の前記第１の回路の前記選択手段の出力を
外部に出力する構成にすることにより、前記第２の保持
手段にシリアルに値を設定する機能と前記第２の保持手
段の値により前記第１の保持手段を選択し、その値を外
部に出力する機能とを持つ事を特徴としている。
【００１７】
【実施例】次に本発明について図面を参照して説明す
る。
【００１８】図１（ａ）は本発明の第１の実施例の構成
図である。この回路はｍ（ｍは自然数）ビットの入力端
子を持ち、ｎ（ｎは自然数）の出力端子を持つ。回路の
構成は、組合せ論理回路部分と、回路の状態を保持する
レジスタ（１０１，１０２，１０３，１０４）で構成さ
れる。このレジスタはそれぞれ、クロック（Ｃｌｏｃ
ｋ）端子、テスト（Ｔｅｓｔ）端子と接続され、ＳＩ，
ＳＯ端子によりそれぞれ直列に接続されている。
【００１９】図１（ｂ）は図１（ａ）のレジスタ（１０
１，１０２，１０３，１０４）の詳細な構成図である。
【００２０】組合せ回路の状態を記憶する第１のフリッ
プフロップ（１１１）はＤＩの値を記憶しＤＯに出力す
る。
【００２１】第２のフリップフロップ（１１０）はＴＳ
がアクティブの時、ＳＩの値を記憶する。
【００２２】マルチプレクサ（１１２）はフリップフロ
ップ（１１０）のＱ端子の値がアクティブの時に、フリ
ップフロップ（１１１）のＱ端子の値を出力し、インア
クティブの時ＳＩを出力する。
【００２３】マルチプレクサ（１１３）はＴＳがアクテ
ィブの時フリップフロップ（１１０）のＱ端子の値をＳ
Ｏに出力し、インアクティブの時マルチプレクサ（２１
２）の出力をＳＯに出力する。
【００２４】では図を参照しながら、実際の動作を説明
する。
【００２５】図１（ａ）は内部に４個のレジスタ（１０
１，１０２，１０３，１０４）を持つ回路の例である。
【００２６】いまレジスタ（１０３）のＤＯ端子の値を
外部から観測する場合を考える。まず、Ｔｅｓｔ端子を
アクティブにすることで、観測するレジスタを設定す
る。この時全ての第２のフリップフロップ（１１０）は
シフトレジスタとして動作する（ただし、全ての第２の
フリップフロップ（１１０）はリセットされているもの
とする）。
【００２７】図４の様にＴｅｓｔ端子をアクティブにす
るのと同時に１クロック間ＳｈｉｆｔＩｎ端子をアクテ
ィブにする。シフト動作により、観測したいレジスタ
（１０３）中の第２のフリップフロップ（１１０）がセ
ットされるまでＴｅｓｔ端子をアクティブ（この場合３
クロック）に保つ。この作業によりレジスタ（１０１，
１０２，１０３，１０４）中の、第２のフリップフロッ
プ（１１０）はそれぞれ、“リセット”、“リセッ
ト”、“セット”、“リセット”の状態になり、レジス
タ（１０３）が選択された状態になる。
【００２８】Ｔｅｓｔ端子をインアクティブした所で、
テストしたいプログラム、パタン等を回路に入力する。
この時、レジスタ（１０３）のＳＯにはレジスタ（１０
３）のＤＯと等しい値が出力される。また、レジスタ
（１０４）のＳＯはレジスタ（１０４）のＳＩと等しい
値が出力されるため、ＳｈｉｆｔＯｕｔ端子で、レジス
タ（１０３）のＤＯの値を観測することが出来る。
【００２９】他のレジスタの値を観測するときも同様に
観測したいレジスタの第２のフリップフロップ（１１
０）をセットすることで、実現できる。
【００３０】ここであげた回路の構成は一例であり、他
の同様な回路構成を用いても実現出来ることはあきらか
である。
【００３１】
【発明の効果】以上説明したように本発明を用いること
で、回路内部の任意のレジスタの値を外部に出力でき、
回路の良／不良、故障の有無を容易に発見できる。ま
た、プログラムを中断する事なくリアルタイムに値を観
測できるため、短い時間で効率のよいテストを行うこと
が出来る。
【００３２】また、本発明を用いても本来の回路の論理
に対しよけいな遅延を生じないため、回路の最高動作周
波数の性能を落とすことはない。
【図面の簡単な説明】
【図１】本発明の実施例の構成を示す図であり、（ａ）
はそのブロック図、（ｂ）は（ａ）のレジスタの詳細図
を示す図面である。
【図２】従来例の構成を示す図であり、（ａ）はそのブ
ロック図、（ｂ）は（ａ）のレジスタの詳細図を示す図
である。
【図３】本発明の第１の実施例のタイミングチャートを
示す図面である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ１１Ｃ 29/00 ３０３ Ａ 9288−5Ｌ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数の出力を持つ組合せ回路と、前記組
    合せ回路の出力の値を保持するＮ個（Ｎは２以上の整
    数）の第１の保持手段とを有するデジタル論理回路にお
    いて、Ｎ個の前記第１の保持手段の各々に対応して、Ｎ
    個の第２の保持手段を設け、前記第１の保持手段および
    前記第２の保持手段の各々に対応して前記第２の保持手
    段の入力信号、前記第２の保持手段の出力信号および前
    記第１の保持手段の出力信号を、外部からの入力信号と
    前記第２の保持手段の値により選択し出力する選択手段
    を有するＮ個の第１の回路を設け、前記第１の回路を、
    Ｍ番目（Ｍは１以上Ｎ−１以下の整数）の前記第１の回
    路の前記選択手段の出力信号と（Ｍ＋１）番目の前記第
    １の回路の前記第２の保持手段の入力信号とをそれぞれ
    直列接続し、１番目の前記第１の回路の前記第２の保持
    手段の入力信号を外部から入力し、Ｎ番目の前記第１の
    回路の前記選択手段の出力を外部に出力することによ
    り、前記第２の保持手段にシリアルに値を設定する機能
    と、前記第２の保持手段の値により前記第１の保持手段
    を選択し、その値を外部に出力する機能とを持つ事を特
    徴とするテスト回路。
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