JPH04145380A - スキャンパス回路 - Google Patents
スキャンパス回路Info
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- JPH04145380A JPH04145380A JP2270051A JP27005190A JPH04145380A JP H04145380 A JPH04145380 A JP H04145380A JP 2270051 A JP2270051 A JP 2270051A JP 27005190 A JP27005190 A JP 27005190A JP H04145380 A JPH04145380 A JP H04145380A
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- 238000012360 testing method Methods 0.000 claims abstract description 23
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
-
- G—PHYSICS
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積論理回路のスキャンパステスト回
路に利用する。
路に利用する。
本発明は、一列に配置した複数のフリップフロップを、
スキャンパステスト時に縦続接続してシフトレジスタと
して動作させるスキャンパス回路において、 各フリップフロップのクロック信号を通常動作時の第一
のクロック信号からスキャンパステスト時の第二のクロ
ック信号に切り換えるセレクタを、第二のクロック信号
は次段のセレクタを介して遅延された信号を入力するよ
うにすることにより、クロック信号設計の簡易化を図っ
たものである。
スキャンパステスト時に縦続接続してシフトレジスタと
して動作させるスキャンパス回路において、 各フリップフロップのクロック信号を通常動作時の第一
のクロック信号からスキャンパステスト時の第二のクロ
ック信号に切り換えるセレクタを、第二のクロック信号
は次段のセレクタを介して遅延された信号を入力するよ
うにすることにより、クロック信号設計の簡易化を図っ
たものである。
従来のスキャンパステスト回路は、第３図に示ずように
、各フリップフロップ（ＦＦ）３１−３４のデータ信号
とり￥−１ツタ信号をセ１／クタ（Ｓｌ、）３５〜４２
によって切り換えることができる構成セなっている。
、各フリップフロップ（ＦＦ）３１−３４のデータ信号
とり￥−１ツタ信号をセ１／クタ（Ｓｌ、）３５〜４２
によって切り換えることができる構成セなっている。
そして、通常動作時は、各フリップフロップ３１−３４
のデータ信号と、タロツク信号は組合せ回路４３の信号
を使用し、スキャンパステスト時には、各フリップフロ
ップ３］、＝３４のデータ信号を切り換えるセレクタ３
５−３８に誹りシフトレジスフ構成とし、また、クロッ
ク信号５３もり［＋ツタ信号を切り換えるセレクタ３９
−４２により同一 クロック信号としてシフトレジスタ
動作を可能と（、ている。
のデータ信号と、タロツク信号は組合せ回路４３の信号
を使用し、スキャンパステスト時には、各フリップフロ
ップ３］、＝３４のデータ信号を切り換えるセレクタ３
５−３８に誹りシフトレジスフ構成とし、また、クロッ
ク信号５３もり［＋ツタ信号を切り換えるセレクタ３９
−４２により同一 クロック信号としてシフトレジスタ
動作を可能と（、ている。
そのうえ、スキャンイン５２より信号を入れ、クロック
信号５３により、各フリップフロップ３１〜３４の値を
設定したり、同様にしてスキャンアウト５５より各フリ
ップフロップ３９〜４２の値を出〕Ｊすることによって
回路のテストを行っている。
信号５３により、各フリップフロップ３１〜３４の値を
設定したり、同様にしてスキャンアウト５５より各フリ
ップフロップ３９〜４２の値を出〕Ｊすることによって
回路のテストを行っている。
なお、第３図において、５１はスキャン切換信号および
５４はクロック切換信号である。
５４はクロック切換信号である。
〔発明が解決しようとする課題〕
前述した従来のスキャンパス回路は、シフトレジスク用
クロック信号線の引き廻［，２や、クロック信号の駆動
能力不足によるバッファ挿入等により、各フリップフロ
ップに加わるクロック信号のタイミングがずれることに
より、スキャンパステスト時においてはそれぞれのフリ
ップフロップがデータ信号を取り込むタイミングに差が
生じ、その結果正常なシフ）・レジスタ回路ができなく
なることが発生ずる。そして、この事態が発生するのを
回避するために、クロック信号のタイミング設計をする
ことは困難である欠点があった。
クロック信号線の引き廻［，２や、クロック信号の駆動
能力不足によるバッファ挿入等により、各フリップフロ
ップに加わるクロック信号のタイミングがずれることに
より、スキャンパステスト時においてはそれぞれのフリ
ップフロップがデータ信号を取り込むタイミングに差が
生じ、その結果正常なシフ）・レジスタ回路ができなく
なることが発生ずる。そして、この事態が発生するのを
回避するために、クロック信号のタイミング設計をする
ことは困難である欠点があった。
本発明の目的は、前記の欠点を除去することにより、ク
ロック信号のタイミング設計が容易で、スキャンパステ
スト時において、正常なシフトレジスフ回路を構築でき
るスキャンパス回路を提供することにある。
ロック信号のタイミング設計が容易で、スキャンパステ
スト時において、正常なシフトレジスフ回路を構築でき
るスキャンパス回路を提供することにある。
本発明は、一列に配列されたＮ （Ｎは自然数）個のフ
リップフロップと、各フリップフロップのデータ入力を
通常動作時の個別のデータ入力からスキャンパステスト
時の前段のフリップフロップの出力に切り換えるＮ個の
第一のセ１／クタとを備えたスキャンパス回路において
、出力がそれぞれ前記各フリップフロップのクロック端
子に接続され、一方の入力が通常動作時の第一のクロッ
ク信号に、他方の入力が次段のセレクタを介してスキャ
ンパステスト時の第二のクロック信号にそれぞれ接続さ
れた（Ｎ−１）段目までの（Ｎ−１）個のセレクタ、な
らびに前記他方の入力が前記第二のクロック信号に接続
されたＮ段目のセレクタを備えたことを特徴とする。
リップフロップと、各フリップフロップのデータ入力を
通常動作時の個別のデータ入力からスキャンパステスト
時の前段のフリップフロップの出力に切り換えるＮ個の
第一のセ１／クタとを備えたスキャンパス回路において
、出力がそれぞれ前記各フリップフロップのクロック端
子に接続され、一方の入力が通常動作時の第一のクロッ
ク信号に、他方の入力が次段のセレクタを介してスキャ
ンパステスト時の第二のクロック信号にそれぞれ接続さ
れた（Ｎ−１）段目までの（Ｎ−１）個のセレクタ、な
らびに前記他方の入力が前記第二のクロック信号に接続
されたＮ段目のセレクタを備えたことを特徴とする。
クロック信号切換用のセレクタには、スキャンパステス
ト時の第二のクロック信号として、次段のセレクタによ
る遅延時間ｔ、たけ遅れた信号が入力される。すなわち
、各フリップフロップは、前段のフリップフロップに第
二のクロック信号が入力される前の出力を読み込み、順
次シフトして出力することになる。
ト時の第二のクロック信号として、次段のセレクタによ
る遅延時間ｔ、たけ遅れた信号が入力される。すなわち
、各フリップフロップは、前段のフリップフロップに第
二のクロック信号が入力される前の出力を読み込み、順
次シフトして出力することになる。
従って、各フリップフロップをシフトレジスタとして動
作させるためのクロック設計は、前記遅延時間１．を加
味して行えばよいことになり、タイミング設計が容易と
なり、正常に動作するシフトレジスタを構築することが
可能となる。
作させるためのクロック設計は、前記遅延時間１．を加
味して行えばよいことになり、タイミング設計が容易と
なり、正常に動作するシフトレジスタを構築することが
可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の要部を示すブロック構成図
である。
である。
本実施例は、一列に配列されたＮ （Ｎは自然数）個の
フリップフロップ（ＦＦ） １．２および３と、各フリ
ップフロップ１．２および３のデータ入力信号１７を通
常動作時の個別のテ′−タ入力からスキャンパステスト
時の前段のフリップフロップのＱ出力信号１４および１
５に切り換えるＮ個の第一のセレクタ（Ｓｌ、）４およ
び５とを備えたスキャンパス回路において、 本発明の特徴とするところの、 出力がそれぞれ各フリップフロップ１．２および３のク
ロック端子Ｃに接続され、一方の入力が通常動作時の第
一のクロック信号１８に、他方の入力が次段のセレクタ
を介してスキャンパステスト時の第二のクロック信号１
０にそれぞれ接続された（Ｎ−１）段目までの（Ｎ−１
）個のセレクタ６および７、ならびに前記他方の入力が
クロック信号１０に接続されたＮ段目のセレクタ８を備
えている。
フリップフロップ（ＦＦ） １．２および３と、各フリ
ップフロップ１．２および３のデータ入力信号１７を通
常動作時の個別のテ′−タ入力からスキャンパステスト
時の前段のフリップフロップのＱ出力信号１４および１
５に切り換えるＮ個の第一のセレクタ（Ｓｌ、）４およ
び５とを備えたスキャンパス回路において、 本発明の特徴とするところの、 出力がそれぞれ各フリップフロップ１．２および３のク
ロック端子Ｃに接続され、一方の入力が通常動作時の第
一のクロック信号１８に、他方の入力が次段のセレクタ
を介してスキャンパステスト時の第二のクロック信号１
０にそれぞれ接続された（Ｎ−１）段目までの（Ｎ−１
）個のセレクタ６および７、ならびに前記他方の入力が
クロック信号１０に接続されたＮ段目のセレクタ８を備
えている。
次に、本実施例の動作について、第２図に示すタイミン
グチャートを参照して説明する。
グチャートを参照して説明する。
スキャンパステスト時、スキャンパステスト用のクロッ
ク信号１０として、シフトレジスタ動作のためのクロッ
クが入り、このクロック信号１０はセレクタ８を介して
フリップフロップ３のクロック信号となる。一方セレク
タ８の出力は、セレクタ７を介してフリップフロップ２
のクロック端子Ｃに入る。
ク信号１０として、シフトレジスタ動作のためのクロッ
クが入り、このクロック信号１０はセレクタ８を介して
フリップフロップ３のクロック信号となる。一方セレク
タ８の出力は、セレクタ７を介してフリップフロップ２
のクロック端子Ｃに入る。
このような動作の場合、第２図に示すように、フリップ
フロップ２は必ずフリップフロップ３の動作時刻よりも
セレクタ７の入出力間の遅延時間ｔｄ１だけ遅くなり、
フリップフロップ３が読み込む値は、フリップフロップ
２に前記クロックが人る前のフリップフロップ２のＱ出
力信号１５を読み込むことになる。
フロップ２は必ずフリップフロップ３の動作時刻よりも
セレクタ７の入出力間の遅延時間ｔｄ１だけ遅くなり、
フリップフロップ３が読み込む値は、フリップフロップ
２に前記クロックが人る前のフリップフロップ２のＱ出
力信号１５を読み込むことになる。
同様にして、フリップフロップ１には、セレクタ７の出
力がセレクタ６を介してセレクタ６の入出力間の遅延時
間ｔｄＧ分だけ遅れてクロック信号１０が入力される。
力がセレクタ６を介してセレクタ６の入出力間の遅延時
間ｔｄＧ分だけ遅れてクロック信号１０が入力される。
そして、このクロック入力に従いフリップフロップ１か
らはＱ出力信号１４が出力される。
らはＱ出力信号１４が出力される。
以上説明したように、本実施例によると、第３図の従来
例のように、各フリップフロップのクロック信号を同時
に入力する必要がないので、クロックスキュー等があっ
てもシフトレジスタ動作を行わせることができ、クロッ
ク信号設計が容易になる。
例のように、各フリップフロップのクロック信号を同時
に入力する必要がないので、クロックスキュー等があっ
てもシフトレジスタ動作を行わせることができ、クロッ
ク信号設計が容易になる。
以上説明したように本発明は、スキャンパステスト回路
のクロック信号の構成を若干変更することによって、ス
キャンパステスト回路のクロック信号設計を容易にする
効果がある。
のクロック信号の構成を若干変更することによって、ス
キャンパステスト回路のクロック信号設計を容易にする
効果がある。
第１図は本発明一実施例の要部を示すブロック構成図。
第２図はその動作を示すタイミングチャート。
第３図は従来例を示すブロック構成図。
１〜３．３１〜３４・・・フリップフロップ（ＦＦ）、
４〜８．３５〜４２・・・セレクタ（ＳＬ）、１０．１
１〜１３．１８．５３・・・クロック信号、１４〜Ｉ６
・・・Ｑ出力信号、１７・・・データ入力信号、５１・
・・スキャン切換信号、５２・・・スキャンイン、５４
・・・クロック切換信号、５５・・・スキャンアウト。
４〜８．３５〜４２・・・セレクタ（ＳＬ）、１０．１
１〜１３．１８．５３・・・クロック信号、１４〜Ｉ６
・・・Ｑ出力信号、１７・・・データ入力信号、５１・
・・スキャン切換信号、５２・・・スキャンイン、５４
・・・クロック切換信号、５５・・・スキャンアウト。
Claims (1)
- 【特許請求の範囲】 １、一列に配列されたＮ（Ｎは自然数）個のフリップフ
ロップと、 各フリップフロップのデータ入力を通常動作時の個別の
データ入力からスキャンパステスト時の前段のフリップ
フロップの出力に切り換えるＮ個の第一のセレクタと を備えたスキャンパス回路において、 出力がそれぞれ前記各フリップフロップのクロック端子
に接続され、一方の入力が通常動作時の第一のクロック
信号に、他方の入力が次段のセレクタを介してスキャン
パステスト時の第二のクロック信号にそれぞれ接続され
た（Ｎ−１）段目までの（Ｎ−１）個のセレクタ、なら
びに前記他方の入力が前記第二のクロック信号に接続さ
れたＮ段目のセレクタを備えたことを特徴とするスキャ
ンパス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270051A JP2638281B2 (ja) | 1990-10-08 | 1990-10-08 | スキャンパス回路 |
| US07/773,071 US5337321A (en) | 1990-10-08 | 1991-10-08 | Scan path circuit with clock signal feedback, for skew avoidance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270051A JP2638281B2 (ja) | 1990-10-08 | 1990-10-08 | スキャンパス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04145380A true JPH04145380A (ja) | 1992-05-19 |
| JP2638281B2 JP2638281B2 (ja) | 1997-08-06 |
Family
ID=17480844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270051A Expired - Lifetime JP2638281B2 (ja) | 1990-10-08 | 1990-10-08 | スキャンパス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5337321A (ja) |
| JP (1) | JP2638281B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998049576A1 (fr) * | 1997-04-25 | 1998-11-05 | Hitachi, Ltd. | Circuit logique et son procede d'essai |
| US5946247A (en) * | 1994-05-26 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381416A (en) * | 1993-11-08 | 1995-01-10 | Unisys Corporation | Detection of skew fault in a multiple clock system |
| JP2760284B2 (ja) * | 1994-06-27 | 1998-05-28 | 日本電気株式会社 | 半導体集積回路装置 |
| US5442776A (en) * | 1994-06-30 | 1995-08-15 | International Business Machines, Corp. | Electronically tuneable computer clocking system and method of electronically tuning distribution lines of a computer clocking system |
| US5717702A (en) * | 1995-03-14 | 1998-02-10 | Hughes Electronics | Scan testing digital logic with differing frequencies of system clock and test clock |
| US6539509B1 (en) * | 1996-05-22 | 2003-03-25 | Lsi Logic Corporation | Clock skew insensitive scan chain reordering |
| US6324664B1 (en) | 1999-01-27 | 2001-11-27 | Raytheon Company | Means for testing dynamic integrated circuits |
| JP4480238B2 (ja) * | 2000-07-18 | 2010-06-16 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US6973631B2 (en) * | 2002-07-18 | 2005-12-06 | Incentia Design Systems Corp. | Scan insertion with bypass login in an IC design |
| US7127695B2 (en) * | 2002-07-18 | 2006-10-24 | Incentia Design Systems Corp. | Timing based scan chain implementation in an IC design |
| JP2008528999A (ja) * | 2005-02-01 | 2008-07-31 | エヌエックスピー ビー ヴィ | テスト可能な電子回路 |
| US8432181B2 (en) * | 2008-07-25 | 2013-04-30 | Thomson Licensing | Method and apparatus for reconfigurable at-speed test clock generator |
| US9864005B1 (en) * | 2016-08-31 | 2018-01-09 | Northrop Grumman Systems Corporation | Wave-pipelined logic circuit scanning system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690260B2 (ja) * | 1986-05-30 | 1994-11-14 | 三菱電機株式会社 | 論理回路試験装置 |
| JPH0746122B2 (ja) * | 1987-04-21 | 1995-05-17 | 日本電気株式会社 | 半導体集積論理回路 |
-
1990
- 1990-10-08 JP JP2270051A patent/JP2638281B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-08 US US07/773,071 patent/US5337321A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946247A (en) * | 1994-05-26 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| WO1998049576A1 (fr) * | 1997-04-25 | 1998-11-05 | Hitachi, Ltd. | Circuit logique et son procede d'essai |
Also Published As
| Publication number | Publication date |
|---|---|
| US5337321A (en) | 1994-08-09 |
| JP2638281B2 (ja) | 1997-08-06 |
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