JP2638281B2 - スキャンパス回路 - Google Patents
スキャンパス回路Info
- Publication number
- JP2638281B2 JP2638281B2 JP2270051A JP27005190A JP2638281B2 JP 2638281 B2 JP2638281 B2 JP 2638281B2 JP 2270051 A JP2270051 A JP 2270051A JP 27005190 A JP27005190 A JP 27005190A JP 2638281 B2 JP2638281 B2 JP 2638281B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- scan path
- clock signal
- flops
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318594—Timing aspects
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積論理回路のスキャンパステスト
回路に利用する。
回路に利用する。
本発明は、一列に配置した複数のフリップフロップ
を、スキャンパステスト時に縦続接続してシフトレジス
タとして動作させるスキャンパス回路において、 各フリップフロップのクロック信号を通常動作時の第
一のクロック信号からスキャンパステスト時の第二のク
ロック信号に切り換えるセレクタを、第二のクロック信
号は次段のセレクタを介して遅延された信号を入力する
ようにすることにより、 クロック信号設計の簡易化を図ったものである。
を、スキャンパステスト時に縦続接続してシフトレジス
タとして動作させるスキャンパス回路において、 各フリップフロップのクロック信号を通常動作時の第
一のクロック信号からスキャンパステスト時の第二のク
ロック信号に切り換えるセレクタを、第二のクロック信
号は次段のセレクタを介して遅延された信号を入力する
ようにすることにより、 クロック信号設計の簡易化を図ったものである。
従来のスキャンパステスト回路は、第３図に示すよう
に、各フリップフロップ（FF）31〜34のデータ信号とク
ロック信号をセレクタ（SL）35〜42によって切り換える
ことができる構成となっている。
に、各フリップフロップ（FF）31〜34のデータ信号とク
ロック信号をセレクタ（SL）35〜42によって切り換える
ことができる構成となっている。
そして、通常動作時は、各フリップフロップ31〜34の
データ信号と、クロック信号は組合せ回路43の信号を使
用し、スキャンパステスト時には、各フリップフロップ
31〜34のデータ信号を切り換えるセレクタ35〜38により
シフトレジスタ構成とし、また、クロック信号53もクロ
ック信号を切り換えるセレクタ39〜42により同一クロッ
ク信号としてシフトレジスタ動作を可能としている。
データ信号と、クロック信号は組合せ回路43の信号を使
用し、スキャンパステスト時には、各フリップフロップ
31〜34のデータ信号を切り換えるセレクタ35〜38により
シフトレジスタ構成とし、また、クロック信号53もクロ
ック信号を切り換えるセレクタ39〜42により同一クロッ
ク信号としてシフトレジスタ動作を可能としている。
そのうえ、スキャンイン52より信号を入れ、クロック
信号53により、各フリップフロップ31〜34の値を設定し
たり、同様にしてスキャンアウト55より各フリップフロ
ップ39〜42の値を出力することによって回路のテストを
行っている。
信号53により、各フリップフロップ31〜34の値を設定し
たり、同様にしてスキャンアウト55より各フリップフロ
ップ39〜42の値を出力することによって回路のテストを
行っている。
なお、第３図において、51はスキャン切換信号および
54はクロック切換信号である。
54はクロック切換信号である。
前述した従来のスキャンパス回路は、シフトレジスタ
用クロック信号線の引き廻しや、クロック信号の駆動能
力不足によるバッファ挿入等により、各フリップフロッ
プに加わるクロック信号のタイミングがずれることによ
り、スキャンパステスト時においてはそれぞれのフリッ
プフロップがデータ信号を取り込むタイミングに差が生
じ、その結果正常なシフトレジスタ回路ができなくなる
ことが発生する。そして、この事態が発生するのを回避
するために、クロック信号のタイミング設計をすること
は困難である欠点があった。
用クロック信号線の引き廻しや、クロック信号の駆動能
力不足によるバッファ挿入等により、各フリップフロッ
プに加わるクロック信号のタイミングがずれることによ
り、スキャンパステスト時においてはそれぞれのフリッ
プフロップがデータ信号を取り込むタイミングに差が生
じ、その結果正常なシフトレジスタ回路ができなくなる
ことが発生する。そして、この事態が発生するのを回避
するために、クロック信号のタイミング設計をすること
は困難である欠点があった。
本発明の目的は、前記の欠点を除去することにより、
クロック信号のタイミング設計が容易で、スキャンパス
テスト時において、正常なシフトレジスタ回路を構築で
きるスキャンパス回路を提供することにある。
クロック信号のタイミング設計が容易で、スキャンパス
テスト時において、正常なシフトレジスタ回路を構築で
きるスキャンパス回路を提供することにある。
本発明は、一列に配列されたＮ（Ｎは２以上の自然
数）個のフリップフロップと、２段目以降の各フリップ
フロップのデータ入力を通常動作時の個別のデータ入力
からスキャンパステスト時の前段のフリップフロップの
出力に切り換える（Ｎ−１）個の第一のセレクタとを備
えたスキャンパス回路において、Ｎ個のフリップフロッ
プのそれぞれに対応して設けられ各フリップフロップの
クロック端子にそれぞれ二つの入力の一方を選択して供
給するＮ個の第二のセレクタを備え、このＮ個の第二の
セレクタのそれぞれ一方の入力には通常動作時の第一の
クロック信号が供給され、このＮ個の第二のセレクタの
それぞれ他方の入力には、１段目ないし（Ｎ−１）段目
には次段のセレクタの出力が供給され、Ｎ段目にはスキ
ャンパステスト時の第二のクロック信号が供給されるこ
とを特徴とする。
数）個のフリップフロップと、２段目以降の各フリップ
フロップのデータ入力を通常動作時の個別のデータ入力
からスキャンパステスト時の前段のフリップフロップの
出力に切り換える（Ｎ−１）個の第一のセレクタとを備
えたスキャンパス回路において、Ｎ個のフリップフロッ
プのそれぞれに対応して設けられ各フリップフロップの
クロック端子にそれぞれ二つの入力の一方を選択して供
給するＮ個の第二のセレクタを備え、このＮ個の第二の
セレクタのそれぞれ一方の入力には通常動作時の第一の
クロック信号が供給され、このＮ個の第二のセレクタの
それぞれ他方の入力には、１段目ないし（Ｎ−１）段目
には次段のセレクタの出力が供給され、Ｎ段目にはスキ
ャンパステスト時の第二のクロック信号が供給されるこ
とを特徴とする。
クロック信号切換用のセレクタには、スキャンパステ
スト時の第二のクロック信号として、次段のセレクタに
よる遅延時間tdだけ遅れた信号が入力される。すなわ
ち、各フリップフロップは、前段のフリップフロップに
第二のクロック信号が入力される前の出力を読み込み、
順次シフトして出力することになる。
スト時の第二のクロック信号として、次段のセレクタに
よる遅延時間tdだけ遅れた信号が入力される。すなわ
ち、各フリップフロップは、前段のフリップフロップに
第二のクロック信号が入力される前の出力を読み込み、
順次シフトして出力することになる。
従って、各フリップフロップをシフトレジスタとして
動作させるためのクロック設計は、前記遅延時間tdを加
味して行えばよいことになり、タイミング設計が容易と
なり、正常に動作するシフトレジスタを構築することが
可能となる。
動作させるためのクロック設計は、前記遅延時間tdを加
味して行えばよいことになり、タイミング設計が容易と
なり、正常に動作するシフトレジスタを構築することが
可能となる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の要部を示すブロック構成
図である。
図である。
本実施例は、一列に配列されたＮ（Ｎは２以上の自然
数、この実施例ではＮ＝３）個のフリップフロップ（F
F）１、２および３と、２段目以降の各フリップフロッ
プ２、３のデータ入力を通常動作時の個別のデータ入力
信号17からスキャンパステスト時の前段のフリップフロ
ップのＱ出力信号14および15に切り換える（Ｎ−１）個
の第一のセレクタ（SL）４、５とを備える。１段目のフ
リップフロップ１のデータ入力を通常動作時の個別のデ
ータ入力信号からスキャンパステスト時のデータに切り
換えるためのセレクタについては、ここでは説明を省略
する。ここで本実施例の特徴とするところは、Ｎ個のフ
リップフロップ１、２および３のそれぞれに対応して設
けられ各フリップフロップのクロック端子Ｃにそれぞれ
二つの入力の一方を選択して供給するＮ個の第二のセレ
クタ６、７および８を備え、このＮ個の第二のセレクタ
６、７および８のそれぞれ一方の入力には通常動作時の
第一のクロック信号18が供給され、このＮ個の第二のセ
レクタ６、７および８のそれぞれ他方の入力には、１段
目ないし（Ｎ−１）段目（セレクタ６、７）には次段の
セレクタの出力が供給され、Ｎ段目（セレクタ８）には
スキャンパステスト時の第二のクロック信号が供給され
る。
数、この実施例ではＮ＝３）個のフリップフロップ（F
F）１、２および３と、２段目以降の各フリップフロッ
プ２、３のデータ入力を通常動作時の個別のデータ入力
信号17からスキャンパステスト時の前段のフリップフロ
ップのＱ出力信号14および15に切り換える（Ｎ−１）個
の第一のセレクタ（SL）４、５とを備える。１段目のフ
リップフロップ１のデータ入力を通常動作時の個別のデ
ータ入力信号からスキャンパステスト時のデータに切り
換えるためのセレクタについては、ここでは説明を省略
する。ここで本実施例の特徴とするところは、Ｎ個のフ
リップフロップ１、２および３のそれぞれに対応して設
けられ各フリップフロップのクロック端子Ｃにそれぞれ
二つの入力の一方を選択して供給するＮ個の第二のセレ
クタ６、７および８を備え、このＮ個の第二のセレクタ
６、７および８のそれぞれ一方の入力には通常動作時の
第一のクロック信号18が供給され、このＮ個の第二のセ
レクタ６、７および８のそれぞれ他方の入力には、１段
目ないし（Ｎ−１）段目（セレクタ６、７）には次段の
セレクタの出力が供給され、Ｎ段目（セレクタ８）には
スキャンパステスト時の第二のクロック信号が供給され
る。
次に、本実施例の動作について、第２図に示すタイミ
ングチャートを参照して説明する。
ングチャートを参照して説明する。
スキャンパステスト時、スキャンパステスト用のクロ
ック信号10として、シフトレジスタ動作のためのクロッ
クが入り、このクロック信号10はセレクタ８を介してフ
リップフロップ３のクロック信号となる。一方セレクタ
８の出力は、セレクタ７を介してフリップフロップ２の
クロック端子Ｃに入る。
ック信号10として、シフトレジスタ動作のためのクロッ
クが入り、このクロック信号10はセレクタ８を介してフ
リップフロップ３のクロック信号となる。一方セレクタ
８の出力は、セレクタ７を介してフリップフロップ２の
クロック端子Ｃに入る。
このような動作の場合、第２図に示すように、フリッ
プフロップ２は必ずフリップフロップ３の動作時刻より
もセレクタ７の入出力間の遅延時間td7だけ遅くなり、
フリップフロップ３が読み込む値は、フリップフロップ
２に前記クロックが入る前のフリップフロップ２のＱ出
力信号15を読み込むことになる。
プフロップ２は必ずフリップフロップ３の動作時刻より
もセレクタ７の入出力間の遅延時間td7だけ遅くなり、
フリップフロップ３が読み込む値は、フリップフロップ
２に前記クロックが入る前のフリップフロップ２のＱ出
力信号15を読み込むことになる。
同様にして、フリップフロップ１には、セレクタ７の
出力がセレクタ６を介してセレクタ６の入出力間の遅延
時間td6分だけ遅れてクロック信号10が入力される。そ
して、このクロック入力に従いフリップフロップ１から
はＱ出力信号14が出力される。
出力がセレクタ６を介してセレクタ６の入出力間の遅延
時間td6分だけ遅れてクロック信号10が入力される。そ
して、このクロック入力に従いフリップフロップ１から
はＱ出力信号14が出力される。
以上説明したように、本実施例によると、第３図の従
来例のように、各フリップフロップのクロック信号を同
時に入力する必要がないので、クロックスキュー等があ
ってもシフトレジスタ動作を行わせることができ、クロ
ック信号設計が容易になる。
来例のように、各フリップフロップのクロック信号を同
時に入力する必要がないので、クロックスキュー等があ
ってもシフトレジスタ動作を行わせることができ、クロ
ック信号設計が容易になる。
以上説明したように本発明は、スキャンパステスト回
路のクロック信号の構成を若干変更することによって、
スキャンパステスト回路のクロック信号設計を容易にす
る効果がある。
路のクロック信号の構成を若干変更することによって、
スキャンパステスト回路のクロック信号設計を容易にす
る効果がある。
第１図は本発明一実施例の要部を示すブロック構成図。 第２図はその動作を示すタイミングチャート。 第３図は従来例を示すブロック構成図。 １〜３、31〜34……フリップフロップ（FF）、４〜８、
35〜42……セレクタ（SL）、10、11〜13、18、53……ク
ロック信号、14〜16……Ｑ出力信号、17……データ入力
信号、51……スキャン切換信号、52……スキャンイン、
54……クロック切換信号、55……スキャンアウト。
35〜42……セレクタ（SL）、10、11〜13、18、53……ク
ロック信号、14〜16……Ｑ出力信号、17……データ入力
信号、51……スキャン切換信号、52……スキャンイン、
54……クロック切換信号、55……スキャンアウト。
Claims (1)
- 【請求項１】一列に配列されたＮ（Ｎは２以上の自然
数）個のフリップフロップと、 ２段目以降の各フリップフロップのデータ入力を通常動
作時の個別のデータ入力からスキャンパステスト時の前
段のフリップフロップの出力に切り換える（Ｎ−１）個
の第一のセレクタと を備えたスキャンパス回路において、 前記Ｎ個のフリップフロップのそれぞれに対応して設け
られ各フリップフロップのクロック端子にそれぞれ二つ
の入力の一方を選択して供給するＮ個の第二のセレクタ
を備え、 このＮ個の第二のセレクタのそれぞれ一方の入力には通
常動作時の第一のクロック信号が供給され、 このＮ個の第二のセレクタのそれぞれ他方の入力には、
１段目ないし（Ｎ−１）段目には次段のセレクタの出力
が供給され、Ｎ段目にはスキャンパステスト時の第二の
クロック信号が供給される ことを特徴とするスキャンパス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270051A JP2638281B2 (ja) | 1990-10-08 | 1990-10-08 | スキャンパス回路 |
| US07/773,071 US5337321A (en) | 1990-10-08 | 1991-10-08 | Scan path circuit with clock signal feedback, for skew avoidance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270051A JP2638281B2 (ja) | 1990-10-08 | 1990-10-08 | スキャンパス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04145380A JPH04145380A (ja) | 1992-05-19 |
| JP2638281B2 true JP2638281B2 (ja) | 1997-08-06 |
Family
ID=17480844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270051A Expired - Lifetime JP2638281B2 (ja) | 1990-10-08 | 1990-10-08 | スキャンパス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5337321A (ja) |
| JP (1) | JP2638281B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381416A (en) * | 1993-11-08 | 1995-01-10 | Unisys Corporation | Detection of skew fault in a multiple clock system |
| US5815512A (en) * | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| JP2760284B2 (ja) * | 1994-06-27 | 1998-05-28 | 日本電気株式会社 | 半導体集積回路装置 |
| US5442776A (en) * | 1994-06-30 | 1995-08-15 | International Business Machines, Corp. | Electronically tuneable computer clocking system and method of electronically tuning distribution lines of a computer clocking system |
| US5717702A (en) * | 1995-03-14 | 1998-02-10 | Hughes Electronics | Scan testing digital logic with differing frequencies of system clock and test clock |
| US6539509B1 (en) * | 1996-05-22 | 2003-03-25 | Lsi Logic Corporation | Clock skew insensitive scan chain reordering |
| WO1998049576A1 (fr) * | 1997-04-25 | 1998-11-05 | Hitachi, Ltd. | Circuit logique et son procede d'essai |
| US6324664B1 (en) | 1999-01-27 | 2001-11-27 | Raytheon Company | Means for testing dynamic integrated circuits |
| JP4480238B2 (ja) * | 2000-07-18 | 2010-06-16 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US6973631B2 (en) * | 2002-07-18 | 2005-12-06 | Incentia Design Systems Corp. | Scan insertion with bypass login in an IC design |
| US7127695B2 (en) * | 2002-07-18 | 2006-10-24 | Incentia Design Systems Corp. | Timing based scan chain implementation in an IC design |
| WO2006082555A1 (en) * | 2005-02-01 | 2006-08-10 | Nxp B.V. | Testable electronic circuit |
| US8432181B2 (en) * | 2008-07-25 | 2013-04-30 | Thomson Licensing | Method and apparatus for reconfigurable at-speed test clock generator |
| US9864005B1 (en) * | 2016-08-31 | 2018-01-09 | Northrop Grumman Systems Corporation | Wave-pipelined logic circuit scanning system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690260B2 (ja) * | 1986-05-30 | 1994-11-14 | 三菱電機株式会社 | 論理回路試験装置 |
| JPH0746122B2 (ja) * | 1987-04-21 | 1995-05-17 | 日本電気株式会社 | 半導体集積論理回路 |
-
1990
- 1990-10-08 JP JP2270051A patent/JP2638281B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-08 US US07/773,071 patent/US5337321A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5337321A (en) | 1994-08-09 |
| JPH04145380A (ja) | 1992-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4914379A (en) | Semiconductor integrated circuit and method of testing same | |
| US4995039A (en) | Circuit for transparent scan path testing of integrated circuit devices | |
| JP2638281B2 (ja) | スキャンパス回路 | |
| JPS63243890A (ja) | 半導体集積回路装置 | |
| JPS63263480A (ja) | 半導体集積論理回路 | |
| US5077740A (en) | Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing | |
| JP2738351B2 (ja) | 半導体集積論理回路 | |
| EP0470821A2 (en) | Scannable register with delay test capability | |
| KR910000608B1 (ko) | 반도체 집적회로장치 | |
| US4913557A (en) | Intergrated logic circuit having testing function circuit formed integrally therewith | |
| JPH10267994A (ja) | 集積回路 | |
| JPH0511027A (ja) | スキヤン回路を内蔵した集積回路 | |
| JP3363691B2 (ja) | 半導体論理集積回路 | |
| US4910734A (en) | Intergrated circuit having testing function circuit and control circuit therefor | |
| US7373570B2 (en) | LSI device having scan separators provided in number reduced from signal lines of combinatorial circuits | |
| JPH01110274A (ja) | 試験回路 | |
| JP2658894B2 (ja) | スキャンパス回路 | |
| JP3251748B2 (ja) | 半導体集積回路 | |
| JPH06148291A (ja) | バウンダリスキャンレジスタ | |
| JP2751382B2 (ja) | シフトパス制御システム | |
| JP2778568B2 (ja) | 半導体集積回路 | |
| JP2699355B2 (ja) | 集積回路 | |
| JP2001264389A (ja) | 半導体集積回路 | |
| JPH09320290A (ja) | シフトレジスタ | |
| JPH0690265B2 (ja) | テスト回路 |