JP3084959B2 - テストパタン生成装置 - Google Patents
テストパタン生成装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（以下Ｉ
Ｃと称す）を検査するテストパタンの生成装置に関し、
特にアナログ入力の情報採取の方法に関する。
Ｃと称す）を検査するテストパタンの生成装置に関し、
特にアナログ入力の情報採取の方法に関する。
【０００２】
【従来の技術】従来はＩＣを搭載した電子装置（以下実
装機と称す）のテストパタン生成法として、ＩＣの入出
力情報を入手し、ロジックアナライザやオシロスコープ
等を用いてＩＣの端子波形を観測した結果を基にして技
術者自身が人手で１パターンずつ作成する方法があっ
た。例えば１ＭＨｚで動作する実装機を考えた場合、１
クロックは１μ秒であるので１秒間の実装機の動作をテ
ストパタンに変換するだけでも１００万パタン作成する
必要があり大量の工数を必要としていた。
装機と称す）のテストパタン生成法として、ＩＣの入出
力情報を入手し、ロジックアナライザやオシロスコープ
等を用いてＩＣの端子波形を観測した結果を基にして技
術者自身が人手で１パターンずつ作成する方法があっ
た。例えば１ＭＨｚで動作する実装機を考えた場合、１
クロックは１μ秒であるので１秒間の実装機の動作をテ
ストパタンに変換するだけでも１００万パタン作成する
必要があり大量の工数を必要としていた。
【０００３】次に、実装機に搭載したＩＣの端子の論理
レベルをロジックアナライザで観測し、その結果をテス
トパタンに変換するテストパタン生成装置が考えられ
た。
レベルをロジックアナライザで観測し、その結果をテス
トパタンに変換するテストパタン生成装置が考えられ
た。
【０００４】図７に従来のテストパタン生成装置のブロ
ック図を示す。実装機１に搭載されたＩＣ２の端子の電
圧レベルを観測する。ロジックアナライザ３は実装機１
が動作している時のＩＣ２の端子の論理レベルを観測す
ると共に、同じタイミングでＩＣ２に供給されるクロッ
ク５をカウンタ６で計数した結果も観測する。変換装置
４ではロジックアナライザ３に取り込まれたデータを処
理し、テストパタンを作成する。
ック図を示す。実装機１に搭載されたＩＣ２の端子の電
圧レベルを観測する。ロジックアナライザ３は実装機１
が動作している時のＩＣ２の端子の論理レベルを観測す
ると共に、同じタイミングでＩＣ２に供給されるクロッ
ク５をカウンタ６で計数した結果も観測する。変換装置
４ではロジックアナライザ３に取り込まれたデータを処
理し、テストパタンを作成する。
【０００５】
【０００６】
【発明が解決しようとする課題】従来のテストパタン生
成装置では、ＩＣの端子の論理レベルの情報観測にロジ
ックアナライザを使用しているのでアナログ信号に対す
る情報の観測が不可能であった。この為ＩＣにアナログ
出力の端子が存在し、実装機においてアナログ入力のレ
ベルによって動作を制御している場合には、正しいテス
トパタンが作成できないという欠点を有していた。
成装置では、ＩＣの端子の論理レベルの情報観測にロジ
ックアナライザを使用しているのでアナログ信号に対す
る情報の観測が不可能であった。この為ＩＣにアナログ
出力の端子が存在し、実装機においてアナログ入力のレ
ベルによって動作を制御している場合には、正しいテス
トパタンが作成できないという欠点を有していた。
【０００７】本発明の目的は、上述の欠点を除去するこ
とにより半導体装置の機能を確認する実装機に搭載した
被観測用半導体装置から出力するアナログ信号を含む出
力信号をロジックアナライザに記憶し、ＬＳＩテスタで
使用するテストパターンを作成するテストパターン生成
装置を提供することにある。
とにより半導体装置の機能を確認する実装機に搭載した
被観測用半導体装置から出力するアナログ信号を含む出
力信号をロジックアナライザに記憶し、ＬＳＩテスタで
使用するテストパターンを作成するテストパターン生成
装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明のテストパタン生
成装置の特徴は、被観測用半導体装置を搭載した実装機
が動作状態にあるとき、前記被観測用半導体装置の出力
端子の論理レベルを観測して記憶するロジックアナライ
ザの記憶データにより、被検査用半導体装置を検査する
ＬＳＩテスタのテストパタンを作成するテストパタン生
成装置であって、前記被観測用半導体装置から出力され
るアナログ信号をＡ／Ｄ変換手段でデジタル信号に変換
し、その変換された前記デジタル信号および他のデジタ
ル信号をともに前記ロジックアナライザに記憶させる手
段を備えるテストパタン生成装置において、前記ロジッ
クアナライザに記憶させる手段は、所定のクロックに同
期して少なくとも１本以上の前記アナログ信号の出力本
数に対応する値になるまでカウントが進んだ後クリアさ
れ再びカウントを開始するカウンタを有し、その出力信
号をデコードすることにより前記アナログ信号の出力本
数のうち１本をセレクトして前記Ａ／Ｄ変換手段によっ
て変換された前記デジタル信号を前記クロックに同期し
て前記ロジックアナライザに出力する出力ラッチ回路
と、前記カウンタの出力信号を前記クロックに同期して
前記ロジックアナライザに出力するカウンタ出力ラッチ
回路とを備えたことにある。
成装置の特徴は、被観測用半導体装置を搭載した実装機
が動作状態にあるとき、前記被観測用半導体装置の出力
端子の論理レベルを観測して記憶するロジックアナライ
ザの記憶データにより、被検査用半導体装置を検査する
ＬＳＩテスタのテストパタンを作成するテストパタン生
成装置であって、前記被観測用半導体装置から出力され
るアナログ信号をＡ／Ｄ変換手段でデジタル信号に変換
し、その変換された前記デジタル信号および他のデジタ
ル信号をともに前記ロジックアナライザに記憶させる手
段を備えるテストパタン生成装置において、前記ロジッ
クアナライザに記憶させる手段は、所定のクロックに同
期して少なくとも１本以上の前記アナログ信号の出力本
数に対応する値になるまでカウントが進んだ後クリアさ
れ再びカウントを開始するカウンタを有し、その出力信
号をデコードすることにより前記アナログ信号の出力本
数のうち１本をセレクトして前記Ａ／Ｄ変換手段によっ
て変換された前記デジタル信号を前記クロックに同期し
て前記ロジックアナライザに出力する出力ラッチ回路
と、前記カウンタの出力信号を前記クロックに同期して
前記ロジックアナライザに出力するカウンタ出力ラッチ
回路とを備えたことにある。
【０００９】本発明のテストパタン生成装置の他の特徴
は、被観測用半導体装置を搭載した実装機が動作状態に
あるとき、前記被観測用半導体装置の出力端子の論理レ
ベルを観測して記憶するロジックアナライザの記憶デー
タにより、被検査用半導体装置を検査するＬＳＩテスタ
のテストパタンを作成するテストパタン生成装置であっ
て、前記被観測用半導体装置から出力されるアナログ信
号をＡ／Ｄ変換手段でデジタル信号に変換し、その変換
された前記デジタル信号および他のデジタル信号をとも
に前記ロジックアナライザに記憶させる手段を備えるテ
ストパタン生成装置において、前記ロジックアナライザ
に記憶させる手段は、前記Ａ／Ｄ変換手段を用いて出力
する前記デジタル信号をラッチ回路によりラッチし、前
記ラッチ回路の出力信号の立上り又は立下りのエッジを
検出するエッジ検出回路の出力信号と、シフトクロック
によりシフト入力信号を少なくとも１ビット以上シフト
するシフトレジスタの任意のビット出力とを入力するＯ
Ｒゲートの出力信号に同期して前記ラッチ回路の出力信
号をバスドライバを介して出力ラッチ回路に入力する少
なくとも１つ以上の回路構成を有し、更に前記バスドラ
イバは前記１つ以上の回路構成のそれぞれを識別する信
号も含み、前記１つ以上の回路構成の前記ＯＲゲートの
それぞれの出力信号に同期して前記出力ラッチ回路の出
力信号を前記ロジックアナライザに出力するように構成
したことにある。
は、被観測用半導体装置を搭載した実装機が動作状態に
あるとき、前記被観測用半導体装置の出力端子の論理レ
ベルを観測して記憶するロジックアナライザの記憶デー
タにより、被検査用半導体装置を検査するＬＳＩテスタ
のテストパタンを作成するテストパタン生成装置であっ
て、前記被観測用半導体装置から出力されるアナログ信
号をＡ／Ｄ変換手段でデジタル信号に変換し、その変換
された前記デジタル信号および他のデジタル信号をとも
に前記ロジックアナライザに記憶させる手段を備えるテ
ストパタン生成装置において、前記ロジックアナライザ
に記憶させる手段は、前記Ａ／Ｄ変換手段を用いて出力
する前記デジタル信号をラッチ回路によりラッチし、前
記ラッチ回路の出力信号の立上り又は立下りのエッジを
検出するエッジ検出回路の出力信号と、シフトクロック
によりシフト入力信号を少なくとも１ビット以上シフト
するシフトレジスタの任意のビット出力とを入力するＯ
Ｒゲートの出力信号に同期して前記ラッチ回路の出力信
号をバスドライバを介して出力ラッチ回路に入力する少
なくとも１つ以上の回路構成を有し、更に前記バスドラ
イバは前記１つ以上の回路構成のそれぞれを識別する信
号も含み、前記１つ以上の回路構成の前記ＯＲゲートの
それぞれの出力信号に同期して前記出力ラッチ回路の出
力信号を前記ロジックアナライザに出力するように構成
したことにある。
【００１０】
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例のテストパタ
ン生成装置のブロック図である。実装機１に搭載された
被観測用半導体装置ＩＣ２の端子の論理レベルを観測す
る。
ン生成装置のブロック図である。実装機１に搭載された
被観測用半導体装置ＩＣ２の端子の論理レベルを観測す
る。
【００１３】このうちクロック端子５の信号はカウンタ
６へ、又アナログ端子７の信号はＡ／Ｄ変換部９に取り
込まれる。又、制御部８はＡ／Ｄ変換部９にＣＬＫ２
６，ＲＳＴ３４，シフト入力４２，ラッチ信号４３〜４
６を供給する。
６へ、又アナログ端子７の信号はＡ／Ｄ変換部９に取り
込まれる。又、制御部８はＡ／Ｄ変換部９にＣＬＫ２
６，ＲＳＴ３４，シフト入力４２，ラッチ信号４３〜４
６を供給する。
【００１４】カウンタ６はクロック端子５のパルスの回
数をカウントし、その結果をリアルタイムで出力する。
ロジックアナライザ３はカウンタ６の出力，Ａ／Ｄ変換
部９の出力、及び実装機１が動作している時の被観測用
半導体装置ＩＣ２の端子の論理レベルを観測する。
数をカウントし、その結果をリアルタイムで出力する。
ロジックアナライザ３はカウンタ６の出力，Ａ／Ｄ変換
部９の出力、及び実装機１が動作している時の被観測用
半導体装置ＩＣ２の端子の論理レベルを観測する。
【００１５】変換装置４はロジックアナライザ３で観測
したデータを基に、被観測用半導体装置ＩＣ２と同一規
格の仕様をもつ他の半導体装置を検査するテスタに供給
する為のテストパターンを生成する。
したデータを基に、被観測用半導体装置ＩＣ２と同一規
格の仕様をもつ他の半導体装置を検査するテスタに供給
する為のテストパターンを生成する。
【００１６】ロジックアナライザ３はカウンタ６の出力
以外でロジックアナライザ３に入力される信号が変化し
た場合にロジックアナライザ３に入力されている全ての
データの、データ観測開始からその論理レベルの変化点
までの時間を一組のデータとして順次記録していく。
以外でロジックアナライザ３に入力される信号が変化し
た場合にロジックアナライザ３に入力されている全ての
データの、データ観測開始からその論理レベルの変化点
までの時間を一組のデータとして順次記録していく。
【００１７】変換装置４はこのデータを基に変化点から
次の論理レベルの変化点の間に実際に印加されたクロッ
クパルス数を計算しテストパタンを生成する。
次の論理レベルの変化点の間に実際に印加されたクロッ
クパルス数を計算しテストパタンを生成する。
【００１８】ここでは４本のアナログ出力端子をもつ半
導体装置ＩＣを例にとって説明する。
導体装置ＩＣを例にとって説明する。
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】図２は本発明の第１の実施例のＡ／Ｄ変換
部９のブロック図である。カウンタ２０はＡ／Ｄ変換部
９へのアナログ信号入力の本数（ＩＣ２のアナログ出力
本数に対応）だけカウントした後クリアされ、再びカウ
ントを開始するという動作を繰り返す。カウンタ２０の
出力はデコーダ２１に入力される。セレクタ２２はこの
デコーダ２１の出力に従って４本のアナログ入力ＡＮ
０，ＡＮ１，ＡＮ２，ＡＮ３の中の１本を選択し出力す
る。
部９のブロック図である。カウンタ２０はＡ／Ｄ変換部
９へのアナログ信号入力の本数（ＩＣ２のアナログ出力
本数に対応）だけカウントした後クリアされ、再びカウ
ントを開始するという動作を繰り返す。カウンタ２０の
出力はデコーダ２１に入力される。セレクタ２２はこの
デコーダ２１の出力に従って４本のアナログ入力ＡＮ
０，ＡＮ１，ＡＮ２，ＡＮ３の中の１本を選択し出力す
る。
【００２４】Ａ／Ｄコンバータ（ＡＤＣ）２３はセレク
タ２２で選択された信号を入力し、ディジタル値に変換
して出力する。ＡＤＣ出力ラッチ２４はＡ／Ｄコンバー
タ２３の出力を、カウンタ出力ラッチ２５はカウンタ２
０の出力をそれぞれ取り込み出力する。
タ２２で選択された信号を入力し、ディジタル値に変換
して出力する。ＡＤＣ出力ラッチ２４はＡ／Ｄコンバー
タ２３の出力を、カウンタ出力ラッチ２５はカウンタ２
０の出力をそれぞれ取り込み出力する。
【００２５】ロジックアナライザ３はＡ／Ｄ変換部９の
出力としてこのＡＤＣ出力ラッチ２４とカウンタ出力ラ
ッチ２５の出力信号を取り込む。
出力としてこのＡＤＣ出力ラッチ２４とカウンタ出力ラ
ッチ２５の出力信号を取り込む。
【００２６】図３は図２に示したＡ／Ｄ変換部９の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【００２７】ここではカウンタ２０として立ち下がり同
期のアップカウンタ，ＡＤＣ出力ラッチ２４及びカウン
タ出力ラッチ２５として立ち上がり同期のラッチ回路を
使用した例について説明する。
期のアップカウンタ，ＡＤＣ出力ラッチ２４及びカウン
タ出力ラッチ２５として立ち上がり同期のラッチ回路を
使用した例について説明する。
【００２８】制御部８から入力するカウントクロック
（ＣＬＫ）２６はＡ／Ｄコンバータ２３の変換時間より
も長い周期を持った信号である。カウントクロック２６
が立ち下がるとカウンタ２０がインクリメントする。
（ＣＬＫ）２６はＡ／Ｄコンバータ２３の変換時間より
も長い周期を持った信号である。カウントクロック２６
が立ち下がるとカウンタ２０がインクリメントする。
【００２９】例えば、カウンタ２０の出力が０から１に
変化した場合を考える。カウンタ２０の出力が０から１
に変化し、Ａ／Ｄコンバータ２３の変換時間が経過した
後、Ａ／Ｄコンバータ（ＡＤＣ）２３の出力はアナログ
入力ＡＮ１の変換値に変わる。次にカウントクロック２
６が立ち上がるとＡ／Ｄコンバータ２３の出力はＡＤＣ
出力ラッチ２４に、カウンタ２０の出力はカウンタ出力
ラッチ２５に取り込まれる。ここでＡＤＣ出力ラッチ２
４とカウンタ出力ラッチ２５の出力が変化するのでロジ
ックアナライザ３はデータを取り込む。
変化した場合を考える。カウンタ２０の出力が０から１
に変化し、Ａ／Ｄコンバータ２３の変換時間が経過した
後、Ａ／Ｄコンバータ（ＡＤＣ）２３の出力はアナログ
入力ＡＮ１の変換値に変わる。次にカウントクロック２
６が立ち上がるとＡ／Ｄコンバータ２３の出力はＡＤＣ
出力ラッチ２４に、カウンタ２０の出力はカウンタ出力
ラッチ２５に取り込まれる。ここでＡＤＣ出力ラッチ２
４とカウンタ出力ラッチ２５の出力が変化するのでロジ
ックアナライザ３はデータを取り込む。
【００３０】次にカウントクロック２６が再び立ち下が
るとカウンタ２０がインクリメントし出力は１から２に
変化する。そしてアナログ入力ＡＮ２に対して同じ動作
を繰返す。
るとカウンタ２０がインクリメントし出力は１から２に
変化する。そしてアナログ入力ＡＮ２に対して同じ動作
を繰返す。
【００３１】図１に示す変換装置４は、ロジックアナラ
イザ３に取込まれたデータの内ＡＤＣ出力ラッチ２４の
出力をアナログ信号の情報として、選択しているアナロ
グ端子の情報としてカウンタ出力ラッチ２５の出力を認
識しテストパタンに変換する。
イザ３に取込まれたデータの内ＡＤＣ出力ラッチ２４の
出力をアナログ信号の情報として、選択しているアナロ
グ端子の情報としてカウンタ出力ラッチ２５の出力を認
識しテストパタンに変換する。
【００３２】本実施例１ではＡ／Ｄ変換部９の出力信号
数が少ないので、ロジックアナライザ３の観測入力端子
数が節約できる。従って、より多ピンの半導体装置ＩＣ
２に対応可能となっている。
数が少ないので、ロジックアナライザ３の観測入力端子
数が節約できる。従って、より多ピンの半導体装置ＩＣ
２に対応可能となっている。
【００３３】図４は本発明の第２の実施例のＡ／Ｄ変換
部９のブロック図，図５はこのＡ／Ｄ変換部９の動作を
説明するためのタイミングチャートである。
部９のブロック図，図５はこのＡ／Ｄ変換部９の動作を
説明するためのタイミングチャートである。
【００３４】まずアナログ入力ＡＮ０を例にとってアナ
ログ入力ＡＮ０のデータを出力ラッチ６５に取り込むま
での動作を説明する。
ログ入力ＡＮ０のデータを出力ラッチ６５に取り込むま
での動作を説明する。
【００３５】Ａ／Ｄコンバータ（ＡＤＣ０）３０は、ア
ナログ入力ＡＮ０の値をディジタル値に変換して出力す
る。ラッチ回路３５は制御部８から入力するラッチ信号
４３に同期してＡ／Ｄコンバータ３０の出力信号を取り
込む。
ナログ入力ＡＮ０の値をディジタル値に変換して出力す
る。ラッチ回路３５は制御部８から入力するラッチ信号
４３に同期してＡ／Ｄコンバータ３０の出力信号を取り
込む。
【００３６】Ａ／Ｄコンバータ３０の出力信号が変化し
た後ラッチ信号４３のパルスが発生すると、ラッチ回路
３５の出力信号が変化し（ＡＮ０−０）、立ち上がり，
立ち下がりエッジ検出回路４７の少なくとも１ビットが
エッジを検出し電圧レベル“１”を出力する。
た後ラッチ信号４３のパルスが発生すると、ラッチ回路
３５の出力信号が変化し（ＡＮ０−０）、立ち上がり，
立ち下がりエッジ検出回路４７の少なくとも１ビットが
エッジを検出し電圧レベル“１”を出力する。
【００３７】ＯＲゲート５１はこの立ち上がり，立ち下
がりエッジ検出回路４７の出力信号を受けて電圧レベル
“１”を出力する。ＯＲゲート５１の出力信号の電圧レ
ベルが“１”になると、バスドライバ５５はラッチ回路
３５の出力に情報６１“０”，“０”を加えてバス６０
に出力する。又ＯＲゲート５１の出力“１”を受けてＯ
Ｒゲート５９が“１”を出力し、バスドライバ５５の出
力を出力ラッチ６５が取込む（０，０，ＡＮ０−０）。
がりエッジ検出回路４７の出力信号を受けて電圧レベル
“１”を出力する。ＯＲゲート５１の出力信号の電圧レ
ベルが“１”になると、バスドライバ５５はラッチ回路
３５の出力に情報６１“０”，“０”を加えてバス６０
に出力する。又ＯＲゲート５１の出力“１”を受けてＯ
Ｒゲート５９が“１”を出力し、バスドライバ５５の出
力を出力ラッチ６５が取込む（０，０，ＡＮ０−０）。
【００３８】図１のロジックアナライザ３はこの出力ラ
ッチ６５の出力を取り込む。このように、ラッチ回路３
５〜３８の出力が変化したことを検出して、更にバスド
ライバ５５〜５８の入力条件として、そのデータにどの
アナログ入力信号を選択したかという情報６１〜６４
（電源電圧ＶDDレベルを“１”，接地レベルを“０”と
する）を付加して出力ラッチに取り込む回路である。
ッチ６５の出力を取り込む。このように、ラッチ回路３
５〜３８の出力が変化したことを検出して、更にバスド
ライバ５５〜５８の入力条件として、そのデータにどの
アナログ入力信号を選択したかという情報６１〜６４
（電源電圧ＶDDレベルを“１”，接地レベルを“０”と
する）を付加して出力ラッチに取り込む回路である。
【００３９】他のアナログ入力ＡＮ１，ＡＮ２，ＡＮ３
に対しても同様の回路が組まれている。ラッチ回路３６
の出力が変化した場合は（ＡＮ１−０）情報６２の電圧
レベル“０”，“１”とラッチ回路３６の出力信号（Ａ
Ｎ１−０）を、ラッチ回路３７の出力が変化した場合
は、情報６３の電圧レベル“１”，“０”とラッチ回路
３７の出力信号（ＡＮ２−０）を、ラッチ回路３８の出
力が変化した場合は情報６４の電圧レベル“１”，
“１”とラッチ回路３８の出力信号（ＡＮ３−０）をそ
れぞれ出力ラッチ６５に入力する（（０，０，ＡＮ０−
０）（０，１，ＡＮ１−０）（１，０，ＡＮ２−０）
（１，１，ＡＮ３−０））。
に対しても同様の回路が組まれている。ラッチ回路３６
の出力が変化した場合は（ＡＮ１−０）情報６２の電圧
レベル“０”，“１”とラッチ回路３６の出力信号（Ａ
Ｎ１−０）を、ラッチ回路３７の出力が変化した場合
は、情報６３の電圧レベル“１”，“０”とラッチ回路
３７の出力信号（ＡＮ２−０）を、ラッチ回路３８の出
力が変化した場合は情報６４の電圧レベル“１”，
“１”とラッチ回路３８の出力信号（ＡＮ３−０）をそ
れぞれ出力ラッチ６５に入力する（（０，０，ＡＮ０−
０）（０，１，ＡＮ１−０）（１，０，ＡＮ２−０）
（１，１，ＡＮ３−０））。
【００４０】この回路にはアナログ入力ＡＮ０，ＡＮ
１，ＡＮ２，ＡＮ３の初期値を取り込む回路が付いてい
る。
１，ＡＮ２，ＡＮ３の初期値を取り込む回路が付いてい
る。
【００４１】すなわち、リセット信号３４がアクティブ
レベルになると、ラッチ回路３５，３６，３７，３８，
シフトレジスタ３９，出力ラッチ６５がクリアされる
（０，０，０）。
レベルになると、ラッチ回路３５，３６，３７，３８，
シフトレジスタ３９，出力ラッチ６５がクリアされる
（０，０，０）。
【００４２】次にリセット信号３４がインアクティブレ
ベルとなり、リセット解除後Ａ／Ｄコンバータ３０，３
１，３２，３３の出力信号をラッチ信号４３，４４，４
５，４６のパルスに同期してラッチ回路３５，３６，３
７，３８の出力がそれぞれラッチし、このタイミングで
情報６１〜６４が出力ラッチ６５に取り込まれる。
ベルとなり、リセット解除後Ａ／Ｄコンバータ３０，３
１，３２，３３の出力信号をラッチ信号４３，４４，４
５，４６のパルスに同期してラッチ回路３５，３６，３
７，３８の出力がそれぞれラッチし、このタイミングで
情報６１〜６４が出力ラッチ６５に取り込まれる。
【００４３】一方、リセット解除後Ａ／Ｄコンバータ３
０，３１，３２，３３の出力信号レベルが“０”の場合
に、シフトレジスタ３９のビット０が“１”ならばバス
ドライバ５５の出力を、シフトレジスタ３９のビット１
が“１”ならばバスドライバ５６の出力を、シフトレジ
スタ３９のビット２が“１”ならばバスドライバ５７の
出力を、シフトレジスタ３９のビット３が“１”ならば
バスドライバ５８の出力をそれぞれ出力ラッチ６５に取
り込む。そしてアナログ入力ＡＮ０，ＡＮ１，ＡＮ２，
ＡＮ３の初期値としてロジックアナライザに伝える。
０，３１，３２，３３の出力信号レベルが“０”の場合
に、シフトレジスタ３９のビット０が“１”ならばバス
ドライバ５５の出力を、シフトレジスタ３９のビット１
が“１”ならばバスドライバ５６の出力を、シフトレジ
スタ３９のビット２が“１”ならばバスドライバ５７の
出力を、シフトレジスタ３９のビット３が“１”ならば
バスドライバ５８の出力をそれぞれ出力ラッチ６５に取
り込む。そしてアナログ入力ＡＮ０，ＡＮ１，ＡＮ２，
ＡＮ３の初期値としてロジックアナライザに伝える。
【００４４】シフトレジスタ３９はシフトクロック４１
に同期して制御部８から入力するシフト入力４２の値を
１ビットづつシフトする。順次シフトを繰り返し、シフ
トレジスタ３９のビット４に“１”がシフトし、ビット
４から“１”が出力されるとシフトクロック４１をマス
クしてシフト動作を停止する。
に同期して制御部８から入力するシフト入力４２の値を
１ビットづつシフトする。順次シフトを繰り返し、シフ
トレジスタ３９のビット４に“１”がシフトし、ビット
４から“１”が出力されるとシフトクロック４１をマス
クしてシフト動作を停止する。
【００４５】このように、本実施例２ではＡ／Ｄ変換部
の出力はエッジ検出回路４７〜５０によりアナログ信号
の変化点でのみ変化するので、入力データの変化点を検
出してデータを取り込むタイプのロジックアナライザを
使用した場合データを記録するためのメモリが節約がで
きる。従ってより長い時間の実装機の動作の情報を取り
込むことが可能になる。
の出力はエッジ検出回路４７〜５０によりアナログ信号
の変化点でのみ変化するので、入力データの変化点を検
出してデータを取り込むタイプのロジックアナライザを
使用した場合データを記録するためのメモリが節約がで
きる。従ってより長い時間の実装機の動作の情報を取り
込むことが可能になる。
【００４６】このように、本実施例３ではＡ／Ｄ変換部
の出力はエッジ検出回路４７〜５０によりアナログ信号
の変化点でのみ変化するので、入力データの変化点を検
出してデータを取り込むタイプのロジックアナライザを
使用した場合データを記録するためのメモリが節約がで
きる。従ってより長い時間の実装機の動作の情報を取り
込むことが可能になる。
の出力はエッジ検出回路４７〜５０によりアナログ信号
の変化点でのみ変化するので、入力データの変化点を検
出してデータを取り込むタイプのロジックアナライザを
使用した場合データを記録するためのメモリが節約がで
きる。従ってより長い時間の実装機の動作の情報を取り
込むことが可能になる。
【００４７】
【発明の効果】以上説明したように、本発明のテストパ
タン生成装置は、被観測用半導体装置を搭載した実装機
が動作状態にあるとき、被観測用半導体装置の出力端子
の論理レベルを観測して記憶するロジックアナライザ
と、その記憶したデータを用いて被検査用半導体装置を
検査するＬＳＩテスタのテストパタンを作成するテスト
パタン生成装置において、被観測用半導体装置のアナロ
グ信号をデジタル信号に変換するＡ／Ｄ変換手段を有
し、その出力信号および他のデジタル信号とともに上述
のロジックアナライザに記憶させることが可能となる。
従って、従来はロジックアナライザでデータの観測が出
来なかった、アナログ信号出力端子をもった被観測用半
導体装置に関しても、本発明のテストパタン生成装置を
用いることによってテストパタンを生成することが出来
るという効果を有している。
タン生成装置は、被観測用半導体装置を搭載した実装機
が動作状態にあるとき、被観測用半導体装置の出力端子
の論理レベルを観測して記憶するロジックアナライザ
と、その記憶したデータを用いて被検査用半導体装置を
検査するＬＳＩテスタのテストパタンを作成するテスト
パタン生成装置において、被観測用半導体装置のアナロ
グ信号をデジタル信号に変換するＡ／Ｄ変換手段を有
し、その出力信号および他のデジタル信号とともに上述
のロジックアナライザに記憶させることが可能となる。
従って、従来はロジックアナライザでデータの観測が出
来なかった、アナログ信号出力端子をもった被観測用半
導体装置に関しても、本発明のテストパタン生成装置を
用いることによってテストパタンを生成することが出来
るという効果を有している。
【図１】本発明の実施例を用いたテストパタン生成装置
のブロック図である。
のブロック図である。
【図２】図１に示したテストパタン生成装置のＡ／Ｄ変
換部であって、本発明の第１の実施例のブロック図であ
る。
換部であって、本発明の第１の実施例のブロック図であ
る。
【図３】図２に示す第１の実施例のタイミングチャート
である。
である。
【図４】図１に示したテストパタン生成装置のＡ／Ｄ変
換部であって、本発明の第２の実施例のブロック図であ
る。
換部であって、本発明の第２の実施例のブロック図であ
る。
【図５】図４に示す第２の実施例のタイミングチャート
である。
である。
【図６】従来例のテストパタン生成装置のブロック図で
ある。
ある。
１ 実装機 ２ 被観測用半導体装置 ３ ロジックアナライザ ４ 変換装置 ５ クロック端子 ６，２０ カウンタ ７，８ アナログ信号出力端子 ９，２３，３０〜３３ Ａ／Ｄ変換部 １０〜１３ Ａ／Ｄ変換部ＡＤＣ ２１ デコーダ ２２ セレクタ ２４ （第１の）出力ラッチ ２５ カウンタ出力ラッチ ２６ クロック ３４ リセット信号 ３５〜３８ ラッチ ３９ シフトレジスタ ４１ シフトクロック ４２ シフト入力信号 ４３〜４６ ラッチ信号 ４７〜５０ エッジ検出回路 ５１〜５４，５９ ＯＲゲート ５５〜５８ バスドライバ ６０ バス ６５ （第２の）出力ラッチ
Claims (2)
- 【請求項１】 被観測用半導体装置を搭載した実装機が
動作状態にあるとき、前記被観測用半導体装置の出力端
子の論理レベルを観測して記憶するロジックアナライザ
の記憶データにより、被検査用半導体装置を検査するＬ
ＳＩテスタのテストパタンを作成するテストパタン生成
装置であって、前記被観測用半導体装置から出力される
アナログ信号をＡ／Ｄ変換手段でデジタル信号に変換
し、その変換された前記デジタル信号および他のデジタ
ル信号をともに前記ロジックアナライザに記憶させる手
段を備えるテストパタン生成装置において、 前記ロジックアナライザに記憶させる手段は、所定のク
ロックに同期して少なくとも１本以上の前記アナログ信
号の出力本数に対応する値になるまでカウントが進んだ
後クリアされ再びカウントを開始するカウンタを有し、
その出力信号をデコードすることにより前記アナログ信
号の出力本数のうち１本をセレクトして前記Ａ／Ｄ変換
手段によって変換された前記デジタル信号を前記クロッ
クに同期して前記ロジックアナライザに出力する出力ラ
ッチ回路と、前記カウンタの出力信号を前記クロックに
同期して前記ロジックアナライザに出力するカウンタ出
力ラッチ回路と を備えたことを特徴とするテストパタン
生成装置。 - 【請求項２】 被観測用半導体装置を搭載した実装機が
動作状態にあるとき、前記被観測用半導体装置の出力端
子の論理レベルを観測して記憶するロジックアナライザ
の記憶データにより、被検査用半導体装置を検査するＬ
ＳＩテスタのテストパタンを作成するテストパタン生成
装置であって、前記被観測用半導体装置から出力される
アナログ信号をＡ／Ｄ変換手段でデジタル信号に変換
し、その変換された前記デジタル信号および他のデジタ
ル信号をともに前記ロジックアナライザに記憶させる手
段を備えるテストパタン生成装置において、 前記ロジックアナライザに記憶させる手段は、前記Ａ／
Ｄ変換手段を用いて出力する前記デジタル信号をラッチ
回路によりラッチし、前記ラッチ回路の出力信号の立上
り又は立下りのエッジを検出するエッジ検出回路の出力
信号と、シフトクロックによりシフト入力信号を少なく
とも１ビット以上シフトするシフトレジスタの任意のビ
ット出力とを入力するＯＲゲートの出力信号に同期して
前記ラッチ回路の出力信号をバスドライバを介して出力
ラッチ回路に入力する少なくとも１つ以上の回路構成を
有し、更に前記バスドライバは前記１つ以上の回路構成
のそれぞれを識別する信号も含み、前記１つ以上の回路
構成の前記ＯＲゲートのそれぞれの出力信号に同期して
前記出力ラッチ回路の出力信号を前記ロジックアナライ
ザに出力するように構成したことを特徴とするテストパ
タン生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04249661A JP3084959B2 (ja) | 1992-09-18 | 1992-09-18 | テストパタン生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04249661A JP3084959B2 (ja) | 1992-09-18 | 1992-09-18 | テストパタン生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06102320A JPH06102320A (ja) | 1994-04-15 |
| JP3084959B2 true JP3084959B2 (ja) | 2000-09-04 |
Family
ID=17196344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04249661A Expired - Fee Related JP3084959B2 (ja) | 1992-09-18 | 1992-09-18 | テストパタン生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084959B2 (ja) |
-
1992
- 1992-09-18 JP JP04249661A patent/JP3084959B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06102320A (ja) | 1994-04-15 |
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