JP3104604B2 - タイミング発生回路 - Google Patents
タイミング発生回路Info
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- JP3104604B2 JP3104604B2 JP07344184A JP34418495A JP3104604B2 JP 3104604 B2 JP3104604 B2 JP 3104604B2 JP 07344184 A JP07344184 A JP 07344184A JP 34418495 A JP34418495 A JP 34418495A JP 3104604 B2 JP3104604 B2 JP 3104604B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣテスタのＴＧ
（Timing Generator）部等に用いられるタイミング発生
回路に係り、特に、不定周期のレート信号パルスを、そ
れに同期して与えられる遅延設定データにより指定され
るクロック周期時間だけ遅延させて出力するタイミング
発生回路に関する。
（Timing Generator）部等に用いられるタイミング発生
回路に係り、特に、不定周期のレート信号パルスを、そ
れに同期して与えられる遅延設定データにより指定され
るクロック周期時間だけ遅延させて出力するタイミング
発生回路に関する。
【０００２】
【従来の技術】ＩＣテスタによるＩＣの試験において
は、定められたタイミングで一定の測定シーケンスが実
行される。例えば、ＩＣの機能試験は、基本的には以下
のような処理の繰り返しにより実行される。
は、定められたタイミングで一定の測定シーケンスが実
行される。例えば、ＩＣの機能試験は、基本的には以下
のような処理の繰り返しにより実行される。
【０００３】ａ．機能試験のためのテストパターンをプ
ログラム（当該ＩＣの測定手順を定めた測定用プログラ
ム）により定められたタイミングでメモリから１パター
ンずつ読み出す。 ｂ．読み出したパターンを構成する“１”／“０”の２
値情報のうちＩＣの入力端子に対応したものを選択し、
これらの“１”／“０”に対応した電圧波形をプログラ
ムにより定められたタイミングでＩＣの各入力端子に供
給する。 ｃ．この結果、ＩＣの各出力端子から得られる応答波形
をプログラムにより定められたタイミングでサンプリン
グし、その結果をテストパターンと照合することにより
ＩＣの機能が正常か否かを判断する。 このような機能試験を正常に行うためには、上記各処理
が定められたタイミングで実行されるようにタイミング
制御を行う必要がある。
ログラム（当該ＩＣの測定手順を定めた測定用プログラ
ム）により定められたタイミングでメモリから１パター
ンずつ読み出す。 ｂ．読み出したパターンを構成する“１”／“０”の２
値情報のうちＩＣの入力端子に対応したものを選択し、
これらの“１”／“０”に対応した電圧波形をプログラ
ムにより定められたタイミングでＩＣの各入力端子に供
給する。 ｃ．この結果、ＩＣの各出力端子から得られる応答波形
をプログラムにより定められたタイミングでサンプリン
グし、その結果をテストパターンと照合することにより
ＩＣの機能が正常か否かを判断する。 このような機能試験を正常に行うためには、上記各処理
が定められたタイミングで実行されるようにタイミング
制御を行う必要がある。
【０００４】また、試験対象たるＩＣによっては、パタ
ーンを構成する２値情報をそのまま入力波形としてＩＣ
に与えるのではなく、２値情報に対応した電圧波形を所
望の時間だけ遅延させてＩＣに印加したり、あるいは２
値情報に従って多重クロックを発生してＩＣに印加する
等の処理が必要な場合もある。このような試験を行うた
めには、さらに複雑なタイミング制御が要求される。
ーンを構成する２値情報をそのまま入力波形としてＩＣ
に与えるのではなく、２値情報に対応した電圧波形を所
望の時間だけ遅延させてＩＣに印加したり、あるいは２
値情報に従って多重クロックを発生してＩＣに印加する
等の処理が必要な場合もある。このような試験を行うた
めには、さらに複雑なタイミング制御が要求される。
【０００５】このようなタイミング制御を行うための手
段として、各種のタイミング発生回路がＩＣテスタ内に
設けられている。図３はこの種のタイミング発生回路の
構成例を示すものである。このタイミング発生回路は、
一定周波数ｆ0のクロックφ0に同期して動作し、テスタ
内の他の回路から供給されるレート信号パルスを１／ｆ
0の分解能で指定された時間だけ遅延させ、タイミング
信号として出力するものである。また、この例において
は、レート信号パルスは４レート（１レートとはレート
信号パルスの間隔）まで遅らせることが可能な構成とな
っている。
段として、各種のタイミング発生回路がＩＣテスタ内に
設けられている。図３はこの種のタイミング発生回路の
構成例を示すものである。このタイミング発生回路は、
一定周波数ｆ0のクロックφ0に同期して動作し、テスタ
内の他の回路から供給されるレート信号パルスを１／ｆ
0の分解能で指定された時間だけ遅延させ、タイミング
信号として出力するものである。また、この例において
は、レート信号パルスは４レート（１レートとはレート
信号パルスの間隔）まで遅らせることが可能な構成とな
っている。
【０００６】図３に示すように、このタイミング発生回
路は、分離部１１、カウンタ部１２および多重部１３に
より構成されている。
路は、分離部１１、カウンタ部１２および多重部１３に
より構成されている。
【０００７】分離部１１は、図示しない制御部（ＩＣテ
スタの制御系）から与えられるレート信号パルスＴ0お
よび遅延設定データＤ0を４インターリーブして第１〜
第４の出力端子から出力する回路である。すなわち、こ
の分離部１１は、ある時点において与えられたレート信
号パルスＴ0と遅延設定データＤ0を第１の出力端子に出
力したとすると、次に与えられたレート信号パルスＴ0
と遅延設定データＤ0は第２の出力端子に出力し、その
次に与えられたレート信号パルスＴ0と遅延設定データ
Ｄ0は第３の出力端子に出力し、というように出力先を
順次切り換えつつレート信号パルスＴ0および遅延設定
データＤ0の出力を行うものである。
スタの制御系）から与えられるレート信号パルスＴ0お
よび遅延設定データＤ0を４インターリーブして第１〜
第４の出力端子から出力する回路である。すなわち、こ
の分離部１１は、ある時点において与えられたレート信
号パルスＴ0と遅延設定データＤ0を第１の出力端子に出
力したとすると、次に与えられたレート信号パルスＴ0
と遅延設定データＤ0は第２の出力端子に出力し、その
次に与えられたレート信号パルスＴ0と遅延設定データ
Ｄ0は第３の出力端子に出力し、というように出力先を
順次切り換えつつレート信号パルスＴ0および遅延設定
データＤ0の出力を行うものである。
【０００８】カウンタ部１２は、内部に４個のダウンカ
ウンタ１２A〜１２Dを有している。これらのダウンカウ
ンタ１２A〜１２Dは互いに独立なロード入力端子ＬＤと
データ入力端子ＤＡＴＡを有している。分離部１１によ
って４インターリーブされたレート信号パルスＴ0と遅
延設定データＤ0は、それぞれ各カウンタのロード入力
端子ＬＤとデータ入力端子ＤＡＴＡに供給される。ま
た、ダウンカウンタ１２A〜１２Dはいずれも周波数ｆ0
のクロックφ0によってダウンカウントし、カウント値
が「０」になったときにパルスを出力する。多重部１３
は、これらのダウンカウンタ１２A〜１２Dから得られる
４本のパルスを多重し、タイミング信号Ｔoutとして出
力する。
ウンタ１２A〜１２Dを有している。これらのダウンカウ
ンタ１２A〜１２Dは互いに独立なロード入力端子ＬＤと
データ入力端子ＤＡＴＡを有している。分離部１１によ
って４インターリーブされたレート信号パルスＴ0と遅
延設定データＤ0は、それぞれ各カウンタのロード入力
端子ＬＤとデータ入力端子ＤＡＴＡに供給される。ま
た、ダウンカウンタ１２A〜１２Dはいずれも周波数ｆ0
のクロックφ0によってダウンカウントし、カウント値
が「０」になったときにパルスを出力する。多重部１３
は、これらのダウンカウンタ１２A〜１２Dから得られる
４本のパルスを多重し、タイミング信号Ｔoutとして出
力する。
【０００９】前記のように分離部１１はレート信号パル
スＴ0と遅延設定データＤ0とを４インターリーブして出
力する。従って、カウンタ１２A〜１２Dの各々に着目す
ると、各カウンタは、分離部１１にレート信号パルスが
４個到来する毎にレート信号パルスＴ0と遅延設定デー
タＤ0が与えられ、遅延設定データＤ0がカウント値の初
期値として設定されることとなる。各カウンタは、この
初期値からクロックφ0によりカウントダウンし、カウ
ント値が『０』になるとパルスを発生する。つまり、カ
ウンタ１２A〜１２Dはレート信号パルスの３間隔、すな
わち４レートに渡りカウントすることが可能であり、こ
のため、４レートに亙ってレート信号パルスを遅延させ
ることが可能である。
スＴ0と遅延設定データＤ0とを４インターリーブして出
力する。従って、カウンタ１２A〜１２Dの各々に着目す
ると、各カウンタは、分離部１１にレート信号パルスが
４個到来する毎にレート信号パルスＴ0と遅延設定デー
タＤ0が与えられ、遅延設定データＤ0がカウント値の初
期値として設定されることとなる。各カウンタは、この
初期値からクロックφ0によりカウントダウンし、カウ
ント値が『０』になるとパルスを発生する。つまり、カ
ウンタ１２A〜１２Dはレート信号パルスの３間隔、すな
わち４レートに渡りカウントすることが可能であり、こ
のため、４レートに亙ってレート信号パルスを遅延させ
ることが可能である。
【００１０】図４は、このタイミング発生回路の動作を
示すタイムチャートである。以下、この図を参照し、こ
のタイミング発生回路の動作について説明する。なお、
この図において、Ｎ1〜Ｎ4はそれぞれカウンタ１２A〜
１２Dのカウント値、Ｔ1〜Ｔ4はそれぞれカウンタ１２A
〜１２Dから出力されるパルス、Ｔoutは多重部１３から
出力されるタイミング信号である。
示すタイムチャートである。以下、この図を参照し、こ
のタイミング発生回路の動作について説明する。なお、
この図において、Ｎ1〜Ｎ4はそれぞれカウンタ１２A〜
１２Dのカウント値、Ｔ1〜Ｔ4はそれぞれカウンタ１２A
〜１２Dから出力されるパルス、Ｔoutは多重部１３から
出力されるタイミング信号である。
【００１１】まずはじめに、レート信号パルスＴ
0（）と遅延設定データＤ0（）が与えられ、分離部
１１を経てカウンタ１２Bに入力される。この例では遅
延設定データＤ0（）として『７クロック分の遅延』
を指示する『７』が与えられる。このため、データカウ
ンタ１２Bには『７』が設定され、クロックφ0によりこ
の『７』を初期値としてカウントダウンが開始される。
同様に、つぎのレート信号パルスＴ0（）と遅延設定
データＤ0（）（＝『５』）が与えられると、分離部
１１を経て、カウンタ１２Cに『５』が設定される。こ
の時点では、カウンタ１２Bのカウント値Ｎ2は『４』で
あり、カウンタ１２Bおよび１２Cではクロックφ0によ
り並列にカウントダウンが行われる。
0（）と遅延設定データＤ0（）が与えられ、分離部
１１を経てカウンタ１２Bに入力される。この例では遅
延設定データＤ0（）として『７クロック分の遅延』
を指示する『７』が与えられる。このため、データカウ
ンタ１２Bには『７』が設定され、クロックφ0によりこ
の『７』を初期値としてカウントダウンが開始される。
同様に、つぎのレート信号パルスＴ0（）と遅延設定
データＤ0（）（＝『５』）が与えられると、分離部
１１を経て、カウンタ１２Cに『５』が設定される。こ
の時点では、カウンタ１２Bのカウント値Ｎ2は『４』で
あり、カウンタ１２Bおよび１２Cではクロックφ0によ
り並列にカウントダウンが行われる。
【００１２】つぎのレート信号パルスＴ0（）と遅延
設定データＤ0（）（＝『５』）が与えられると、分
離部１１を経て、カウンタ１２Dに『５』が設定され
る。この時点では、カウンタ１２Bのカウント値Ｎ2は
『３』、カウンタ１２Cのカウント値Ｎ3は『４』であ
り、カウンタ１２B、１２C、１２Dではクロックφ0によ
り並列にカウントダウンが行われる。
設定データＤ0（）（＝『５』）が与えられると、分
離部１１を経て、カウンタ１２Dに『５』が設定され
る。この時点では、カウンタ１２Bのカウント値Ｎ2は
『３』、カウンタ１２Cのカウント値Ｎ3は『４』であ
り、カウンタ１２B、１２C、１２Dではクロックφ0によ
り並列にカウントダウンが行われる。
【００１３】つぎのレート信号パルスＴ0（）と遅延
設定データＤ0（）（＝『４』）が与えられると、分
離部１１を経て、カウンタ１２Aに『４』が設定され
る。この時点では、カウンタ１２B、１２C、１２Dの各
カウント値はそれぞれ『１』、『２』、『３』であり、
４つのカウンタでは全て並列にカウントダウンが行われ
る。つぎのクロックφ0が与えられると、カウンタ１２B
の値は『０』になり、カウンタ１２BはパルスＴ2を発生
し、カウントダウンを停止する。以降、クロックφ0が
与えられることによりカウンタ１２C、１２D、１２Aの
各カウント値が順次『０』になり、各カウンタはパルス
Ｔ3、Ｔ4、Ｔ1を順次出力し、カウントダウンを停止す
る。これらのパルスが多重部１３によって多重され、タ
イミング信号ＴoutとしてＩＣテスタ内の各回路に供給
され、試験対象物たるＩＣに供給すべき電圧波形の形成
処理等のタイミング制御に使用される。
設定データＤ0（）（＝『４』）が与えられると、分
離部１１を経て、カウンタ１２Aに『４』が設定され
る。この時点では、カウンタ１２B、１２C、１２Dの各
カウント値はそれぞれ『１』、『２』、『３』であり、
４つのカウンタでは全て並列にカウントダウンが行われ
る。つぎのクロックφ0が与えられると、カウンタ１２B
の値は『０』になり、カウンタ１２BはパルスＴ2を発生
し、カウントダウンを停止する。以降、クロックφ0が
与えられることによりカウンタ１２C、１２D、１２Aの
各カウント値が順次『０』になり、各カウンタはパルス
Ｔ3、Ｔ4、Ｔ1を順次出力し、カウントダウンを停止す
る。これらのパルスが多重部１３によって多重され、タ
イミング信号ＴoutとしてＩＣテスタ内の各回路に供給
され、試験対象物たるＩＣに供給すべき電圧波形の形成
処理等のタイミング制御に使用される。
【００１４】なお、以上の説明は遅延設定最大値が４レ
ートである例につき行ったが、遅延設定最大値がｎレー
トである場合にはデコーダ２及びシフトレジスタ３、一
致検出部４を拡張すれば同様の動作が可能である。
ートである例につき行ったが、遅延設定最大値がｎレー
トである場合にはデコーダ２及びシフトレジスタ３、一
致検出部４を拡張すれば同様の動作が可能である。
【００１５】
【発明が解決しようとする課題】さて、高精度な測定の
可能なＩＣテスタを構成するためには、タイミング信号
の発生タイミングの分解能を高める必要がある。そし
て、この分解能を高めるためには、カウンタ部１２に供
給するクロックφ0の周波数ｆ0を高くする必要がある。
しかしながら、上述した従来のタイミング発生回路は、
カウンタ部１２内にカウンタをｎ個（図３では４個）並
列接続した構成となっているため、周波数ｆ0で高速動
作するハードウェア量が多く、大電力・高コストになる
という問題があった。
可能なＩＣテスタを構成するためには、タイミング信号
の発生タイミングの分解能を高める必要がある。そし
て、この分解能を高めるためには、カウンタ部１２に供
給するクロックφ0の周波数ｆ0を高くする必要がある。
しかしながら、上述した従来のタイミング発生回路は、
カウンタ部１２内にカウンタをｎ個（図３では４個）並
列接続した構成となっているため、周波数ｆ0で高速動
作するハードウェア量が多く、大電力・高コストになる
という問題があった。
【００１６】この発明は以上説明した事情に鑑みてなさ
れたものであり、大電力化および回路の大規模化を招く
ことなく、高い分解能でタイミング信号を発生すること
ができるタイミング発生回路を提供することを目的とし
ている。
れたものであり、大電力化および回路の大規模化を招く
ことなく、高い分解能でタイミング信号を発生すること
ができるタイミング発生回路を提供することを目的とし
ている。
【００１７】
【課題を解決するための手段】この発明は、レート信号
パルスと共にレート数情報およびクロック数情報からな
る遅延設定データが与えられ、該レート信号パルスの入
力タイミングよりも該遅延設定データに対応した時間だ
け遅延したタイミングでタイミング信号を出力するタイ
ミング発生回路であって、クロックをカウントするカウ
ンタと、前記遅延設定データのうちのレート数情報をデ
コードして複数ビットで出力するデコーダと、前記デコ
ーダの出力及び前記遅延設定データのうちのクロック数
情報が入力され、前記デコーダの出力ビット数と同じ段
数を有し、前記デコーダの出力と前記クロック数情報と
を前記レート信号パルスにより順次読み込み、次の段へ
順次シフトするシフトレジスタと、前記レート信号パル
スが与えられることにより、その時点における前記カウ
ンタのカウント値を保持するレジスタと、前記シフトレ
ジスタの各段に対応して設けられ、対応する段からの出
力データに含まれる前記クロック数情報に対応した各デ
ータを前記レジスタに保持されたカウント値と加算し、
各加算結果を出力する加算器を有する加算器部と、前記
シフトレジスタの各段に対応して設けられ、対応する前
記シフトレジスタの出力データから、所定のレート数情
報に対応したデータが検出され、かつ、当該出力データ
に対応した前記加算器部の加算結果と前記カウンタのカ
ウント値とが一致した時点でパルスを出力する一致検出
回路を有する一致検出部と、前記一致検出部から出力さ
れるパルスを多重し、タイミング信号として出力する多
重部とを具備することを特徴とするタイミング発生回路
を要旨とする。
パルスと共にレート数情報およびクロック数情報からな
る遅延設定データが与えられ、該レート信号パルスの入
力タイミングよりも該遅延設定データに対応した時間だ
け遅延したタイミングでタイミング信号を出力するタイ
ミング発生回路であって、クロックをカウントするカウ
ンタと、前記遅延設定データのうちのレート数情報をデ
コードして複数ビットで出力するデコーダと、前記デコ
ーダの出力及び前記遅延設定データのうちのクロック数
情報が入力され、前記デコーダの出力ビット数と同じ段
数を有し、前記デコーダの出力と前記クロック数情報と
を前記レート信号パルスにより順次読み込み、次の段へ
順次シフトするシフトレジスタと、前記レート信号パル
スが与えられることにより、その時点における前記カウ
ンタのカウント値を保持するレジスタと、前記シフトレ
ジスタの各段に対応して設けられ、対応する段からの出
力データに含まれる前記クロック数情報に対応した各デ
ータを前記レジスタに保持されたカウント値と加算し、
各加算結果を出力する加算器を有する加算器部と、前記
シフトレジスタの各段に対応して設けられ、対応する前
記シフトレジスタの出力データから、所定のレート数情
報に対応したデータが検出され、かつ、当該出力データ
に対応した前記加算器部の加算結果と前記カウンタのカ
ウント値とが一致した時点でパルスを出力する一致検出
回路を有する一致検出部と、前記一致検出部から出力さ
れるパルスを多重し、タイミング信号として出力する多
重部とを具備することを特徴とするタイミング発生回路
を要旨とする。
【００１８】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。図１は本発明によるタイミ
ング発生回路の一実施形態を示すブロック図であり、４
レートまで遅延させることができるものを表している。
同図において、１はアップカウンタ、２はデコーダ、３
は４段のシフトレジスタ、４は一致検出部、５は多重
部、６は加算器部、７は遅延回路、８はレジスタであ
る。また、本タイミング発生回路には、不定周期のレー
ト信号パルスＴ0と、これに同期した遅延設定データＤ0
が入力される。この遅延設定データＤ0は、遅延すべき
レート数を指定するレート数情報Ｄ1と、レート内の遅
延時間を指定するクロック数情報Ｄ2とからなるもので
ある。
施の形態について説明する。図１は本発明によるタイミ
ング発生回路の一実施形態を示すブロック図であり、４
レートまで遅延させることができるものを表している。
同図において、１はアップカウンタ、２はデコーダ、３
は４段のシフトレジスタ、４は一致検出部、５は多重
部、６は加算器部、７は遅延回路、８はレジスタであ
る。また、本タイミング発生回路には、不定周期のレー
ト信号パルスＴ0と、これに同期した遅延設定データＤ0
が入力される。この遅延設定データＤ0は、遅延すべき
レート数を指定するレート数情報Ｄ1と、レート内の遅
延時間を指定するクロック数情報Ｄ2とからなるもので
ある。
【００１９】アップカウンタ１は、周波数ｆ0のクロッ
クφ0をクロック入力とし、カウントアップする。遅延
回路７は、レート信号パルスＴ0を遅らせてレジスタ８
へ出力する。レジスタ８は、アップカウンタ１のカウン
ト値Ｎをデータ入力とし、遅延回路７により遅延された
レート信号パルスＴ0をクロック入力とする。このよう
に遅れたクロックを入力することにより、レジスタ８に
は、クロックφ0によりカウントアップされた後のアッ
プカウンタ１のカウント値Ｎが書き込まれる。
クφ0をクロック入力とし、カウントアップする。遅延
回路７は、レート信号パルスＴ0を遅らせてレジスタ８
へ出力する。レジスタ８は、アップカウンタ１のカウン
ト値Ｎをデータ入力とし、遅延回路７により遅延された
レート信号パルスＴ0をクロック入力とする。このよう
に遅れたクロックを入力することにより、レジスタ８に
は、クロックφ0によりカウントアップされた後のアッ
プカウンタ１のカウント値Ｎが書き込まれる。
【００２０】デコーダ２は、このタイミング発生回路へ
入力されたレート数情報Ｄ1をデコードし、その結果を
信号ＥＮA〜ＥＮDとして出力する回路である。本実施形
態においては、レート数情報Ｄ1が「０」〜「３」の場
合に信号ＥＮA〜ＥＮDが各々Ｈレベルとなる。
入力されたレート数情報Ｄ1をデコードし、その結果を
信号ＥＮA〜ＥＮDとして出力する回路である。本実施形
態においては、レート数情報Ｄ1が「０」〜「３」の場
合に信号ＥＮA〜ＥＮDが各々Ｈレベルとなる。
【００２１】シフトレジスタ３は、デコーダ２の出力信
号ＥＮA〜ＥＮDとタイミングクロック数情報Ｄ2とから
なるデータを入力データとし、レート信号パルスＴ0を
クロックとする４段のラッチ３A〜３Dにより構成されて
いる。１段目のラッチ３Aの出力データのうち信号ＥＮA
に対応した部分はこのシフトレジスタ３の出力信号ＥA
として出力され、また、クロック数情報Ｄ2に対応した
部分はデータＤAとして出力される。また、２段めのラ
ッチ３Bの出力データのうち信号ＥＮBに対応した部分は
シフトレジスタ３の出力信号ＥBとして出力され、ま
た、クロック数情報Ｄ2に対応した部分はデータＤBとし
て出力される。同様に３段めのラッチ３Cから信号ＥCお
よびデータＤCが、４段めのラッチ３Dからは信号ＥDお
よびデータＤDが各々出力される。
号ＥＮA〜ＥＮDとタイミングクロック数情報Ｄ2とから
なるデータを入力データとし、レート信号パルスＴ0を
クロックとする４段のラッチ３A〜３Dにより構成されて
いる。１段目のラッチ３Aの出力データのうち信号ＥＮA
に対応した部分はこのシフトレジスタ３の出力信号ＥA
として出力され、また、クロック数情報Ｄ2に対応した
部分はデータＤAとして出力される。また、２段めのラ
ッチ３Bの出力データのうち信号ＥＮBに対応した部分は
シフトレジスタ３の出力信号ＥBとして出力され、ま
た、クロック数情報Ｄ2に対応した部分はデータＤBとし
て出力される。同様に３段めのラッチ３Cから信号ＥCお
よびデータＤCが、４段めのラッチ３Dからは信号ＥDお
よびデータＤDが各々出力される。
【００２２】加算器部６は、４並列構成であって、加算
器６A〜６Dによって構成されている。加算器６Aは、シ
フトレジスタ３から出力されるデータＤAとレジスタ８
の出力データを加算し、その加算結果を出力する。同様
に、加算器６BはデータＤBとレジスタ８の出力データ
を、加算器６CはデータＤCとレジスタ８の出力データ
を、加算器６DはデータＤDとレジスタ８の出力データを
各々加算し、各加算結果を出力する。
器６A〜６Dによって構成されている。加算器６Aは、シ
フトレジスタ３から出力されるデータＤAとレジスタ８
の出力データを加算し、その加算結果を出力する。同様
に、加算器６BはデータＤBとレジスタ８の出力データ
を、加算器６CはデータＤCとレジスタ８の出力データ
を、加算器６DはデータＤDとレジスタ８の出力データを
各々加算し、各加算結果を出力する。
【００２３】一致検出部４は、４並列構成であって、イ
ネーブル機能つきの一致検出回路４１A〜４１Dと、それ
ぞれに直列接続されたパルス発生回路４２A〜４２Dによ
って構成されている。ここで、一致検出回路４１Aのイ
ネーブル入力端子ＥＮにはシフトレジスタ３の出力信号
ＥAが入力され、第１のデータ入力端子Ａには加算器６A
の出力データが入力され、第２のデータ入力端子Ｂには
レジスタ８の出力データＮREGが入力される。そして、
イネーブル入力端子ＥＮの入力信号レベルがＨレベルと
なり、かつ、加算器６Aの出力データとレジスタ８の出
力データＮREGが一致したときに一致検出回路４１Aの出
力信号が立ち上がり、これに応じてパルス発生回路４２
AからパルスＴAがひとつ発生される。一致検出回路４１
B〜４１D、パルス発生回路４２B〜４２Dについても同様
である。多重部５は、一致検出部４の各パルス発生回路
４２B〜４２Dから並列に出力されるパルスＴA〜ＴDを１
本に多重しタイミング信号Ｔoutとして出力する。
ネーブル機能つきの一致検出回路４１A〜４１Dと、それ
ぞれに直列接続されたパルス発生回路４２A〜４２Dによ
って構成されている。ここで、一致検出回路４１Aのイ
ネーブル入力端子ＥＮにはシフトレジスタ３の出力信号
ＥAが入力され、第１のデータ入力端子Ａには加算器６A
の出力データが入力され、第２のデータ入力端子Ｂには
レジスタ８の出力データＮREGが入力される。そして、
イネーブル入力端子ＥＮの入力信号レベルがＨレベルと
なり、かつ、加算器６Aの出力データとレジスタ８の出
力データＮREGが一致したときに一致検出回路４１Aの出
力信号が立ち上がり、これに応じてパルス発生回路４２
AからパルスＴAがひとつ発生される。一致検出回路４１
B〜４１D、パルス発生回路４２B〜４２Dについても同様
である。多重部５は、一致検出部４の各パルス発生回路
４２B〜４２Dから並列に出力されるパルスＴA〜ＴDを１
本に多重しタイミング信号Ｔoutとして出力する。
【００２４】図２はこのタイミング発生回路の動作を表
すタイムチャートである。以下、この図を参照し、本実
施形態の動作を説明する。
すタイムチャートである。以下、この図を参照し、本実
施形態の動作を説明する。
【００２５】まずはじめに、第１のレート信号パルスＴ
0（）と共に『３レート＋１クロック』の遅延量を指
定する遅延設定データＤ0（）がこのタイミング発生
回路に与えられたとする。この場合、遅延設定データＤ
0は、３レート分の遅延を指定するレート数情報Ｄ1（＝
『３』）と１クロック分の遅延を指定するクロック数情
報Ｄ2（＝『１』）とにより構成されている。これらの
うちレート数情報Ｄ1（＝『３』）はデコーダ２に入力
される。この結果、デコーダ２の出力信号ＥＮA〜ＥＮD
のうち信号ＥＮDのみがＨレベルとなり、他はＬレベル
となる。そして、これらの信号ＥＮA〜ＥＮDとクロック
数情報Ｄ2（＝『１』）とからなる入力データがレート
信号パルスＴ0（）によりシフトレジスタ３の第１の
ラッチ３Aに書き込まれる。また、レート信号パルスＴ0
（）が遅延回路７を介してレジスタ８のクロック入力
端子に供給される。この結果、この時点におけるアップ
カウンタ１のカウント値『１』がレジスタ８に格納され
る。
0（）と共に『３レート＋１クロック』の遅延量を指
定する遅延設定データＤ0（）がこのタイミング発生
回路に与えられたとする。この場合、遅延設定データＤ
0は、３レート分の遅延を指定するレート数情報Ｄ1（＝
『３』）と１クロック分の遅延を指定するクロック数情
報Ｄ2（＝『１』）とにより構成されている。これらの
うちレート数情報Ｄ1（＝『３』）はデコーダ２に入力
される。この結果、デコーダ２の出力信号ＥＮA〜ＥＮD
のうち信号ＥＮDのみがＨレベルとなり、他はＬレベル
となる。そして、これらの信号ＥＮA〜ＥＮDとクロック
数情報Ｄ2（＝『１』）とからなる入力データがレート
信号パルスＴ0（）によりシフトレジスタ３の第１の
ラッチ３Aに書き込まれる。また、レート信号パルスＴ0
（）が遅延回路７を介してレジスタ８のクロック入力
端子に供給される。この結果、この時点におけるアップ
カウンタ１のカウント値『１』がレジスタ８に格納され
る。
【００２６】第１のラッチ３Aに書き込まれたクロック
数情報Ｄ2（）（＝『１』）はデータＤAとして加算器
部６の第１の加算器６Aに供給され、この加算器６Aの出
力データが一致検出回路４１Aに供給される。しかし、
その際に第１のラッチ３Aから第１の一致検出回路４１A
のイネーブル端子ＥＮに対しＬレベルの信号ＥA（＝Ｅ
ＮA）が与えられる。このため、一致検出回路４１Aの動
作は禁止される。
数情報Ｄ2（）（＝『１』）はデータＤAとして加算器
部６の第１の加算器６Aに供給され、この加算器６Aの出
力データが一致検出回路４１Aに供給される。しかし、
その際に第１のラッチ３Aから第１の一致検出回路４１A
のイネーブル端子ＥＮに対しＬレベルの信号ＥA（＝Ｅ
ＮA）が与えられる。このため、一致検出回路４１Aの動
作は禁止される。
【００２７】つぎに、第２のレート信号パルスＴ
0（）と共に『２レート＋２クロック』の遅延量を指
定する遅延設定データＤ0（）が与えられたとする。
この場合、遅延設定データＤ0は、２レート分の遅延を
指定するレート数情報Ｄ1（）（＝『２』）と２クロ
ック分の遅延を指定するクロック数情報Ｄ2（）（＝
『２』）とにより構成されている。これらのうちレート
数情報Ｄ1（）（＝『２』）がデコーダ２に与えられ
る結果、信号ＥＮCのみがＨレベルとなる。そして、第
２のレート信号パルスＴ0（）により、第１のラッチ
３Aに格納された信号ＥＮB（＝Ｌ）、ＥＮC（＝Ｌ）、
ＥＮD（＝Ｈ）およびクロック数情報Ｄ2（）（＝
『１』）が第２のラッチ３Bにシフトされる。また、こ
のレート信号パルスＴ0（）により、デコーダ２の出
力信号ＥＮA〜ＥＮD（ＥＮCのみがＨレベル）とクロッ
ク数情報Ｄ2（）（＝『２』）が第１のラッチ３Aに書
き込まれる。また、レート信号パルスＴ0（）が遅延
回路７を介してレジスタ８のクロック入力端子に供給さ
れ、この時点におけるアップカウンタ１のカウント値
『４』がレジスタ８に格納される。
0（）と共に『２レート＋２クロック』の遅延量を指
定する遅延設定データＤ0（）が与えられたとする。
この場合、遅延設定データＤ0は、２レート分の遅延を
指定するレート数情報Ｄ1（）（＝『２』）と２クロ
ック分の遅延を指定するクロック数情報Ｄ2（）（＝
『２』）とにより構成されている。これらのうちレート
数情報Ｄ1（）（＝『２』）がデコーダ２に与えられ
る結果、信号ＥＮCのみがＨレベルとなる。そして、第
２のレート信号パルスＴ0（）により、第１のラッチ
３Aに格納された信号ＥＮB（＝Ｌ）、ＥＮC（＝Ｌ）、
ＥＮD（＝Ｈ）およびクロック数情報Ｄ2（）（＝
『１』）が第２のラッチ３Bにシフトされる。また、こ
のレート信号パルスＴ0（）により、デコーダ２の出
力信号ＥＮA〜ＥＮD（ＥＮCのみがＨレベル）とクロッ
ク数情報Ｄ2（）（＝『２』）が第１のラッチ３Aに書
き込まれる。また、レート信号パルスＴ0（）が遅延
回路７を介してレジスタ８のクロック入力端子に供給さ
れ、この時点におけるアップカウンタ１のカウント値
『４』がレジスタ８に格納される。
【００２８】そして、第１のラッチ３Aに書き込まれた
クロック数情報Ｄ2（）はデータＤAとして加算器部６
の第１の加算器６Aに供給され、この加算器６Aの出力デ
ータが一致検出回路４１Aに供給されるが、この第１の
一致検出回路４１Aのイネーブル端子ＥＮに対してはＬ
レベルの信号ＥA（＝ＥＮA）が与えられる。このため、
一致検出回路４１Aの動作は禁止される。また、第２の
ラッチ３Bにシフトされたクロック数情報Ｄ2（）はデ
ータＤBとして第２の加算器６Bに供給され、この加算器
６Bの出力データが第２の一致検出回路４１Bに入力され
るが、この第２の一致検出回路４１Bのイネーブル端子
ＥＮに対してもＬレベルの信号ＥB（＝ＥＮB）が与えら
れる。このため、一致検出回路４１Bの動作も禁止され
る。
クロック数情報Ｄ2（）はデータＤAとして加算器部６
の第１の加算器６Aに供給され、この加算器６Aの出力デ
ータが一致検出回路４１Aに供給されるが、この第１の
一致検出回路４１Aのイネーブル端子ＥＮに対してはＬ
レベルの信号ＥA（＝ＥＮA）が与えられる。このため、
一致検出回路４１Aの動作は禁止される。また、第２の
ラッチ３Bにシフトされたクロック数情報Ｄ2（）はデ
ータＤBとして第２の加算器６Bに供給され、この加算器
６Bの出力データが第２の一致検出回路４１Bに入力され
るが、この第２の一致検出回路４１Bのイネーブル端子
ＥＮに対してもＬレベルの信号ＥB（＝ＥＮB）が与えら
れる。このため、一致検出回路４１Bの動作も禁止され
る。
【００２９】つぎに、第３のレート信号パルスＴ
0（）と共に『１レート＋３クロック』の遅延量を指
定する遅延設定データＤ0（）が与えられたとする。
この場合、遅延設定データＤ0は、１レート分の遅延を
指定するレート数情報Ｄ1（）（＝『１』）と３クロ
ック分の遅延を指定するクロック数情報Ｄ2（）（＝
『３』）とにより構成されている。これらのうちレート
数情報Ｄ1（）（＝『１』）がデコーダ２に与えられ
る結果、信号ＥＮBのみがＨレベルとなる。そして、第
３のレート信号パルスＴ0（）により、第２のラッチ
３Bに格納された信号ＥＮC（＝Ｌ）、ＥＮD（＝Ｈ）お
よびクロック数情報Ｄ2（）（＝『１』）が第３のラ
ッチ３Cにシフトされる。また、第１のラッチ３Aに格納
されたＥＮB（＝Ｌ）、ＥＮC（＝Ｈ）、ＥＮD（＝Ｌ）
およびクロック数情報Ｄ2（）（＝『２』）が第２の
ラッチ３Bにシフトされる。また、デコーダ２の出力信
号ＥＮA〜ＥＮD（ＥＮBのみがＨレベル）とクロック数
情報Ｄ2（）（＝『３』）とからなる入力データが第
１のラッチ３Aに書き込まれる。また、レート信号パル
スＴ0（）が遅延回路７を介してレジスタ８のクロッ
ク入力端子に供給され、この時点におけるアップカウン
タ１のカウント値『５』がレジスタ８に格納される。
0（）と共に『１レート＋３クロック』の遅延量を指
定する遅延設定データＤ0（）が与えられたとする。
この場合、遅延設定データＤ0は、１レート分の遅延を
指定するレート数情報Ｄ1（）（＝『１』）と３クロ
ック分の遅延を指定するクロック数情報Ｄ2（）（＝
『３』）とにより構成されている。これらのうちレート
数情報Ｄ1（）（＝『１』）がデコーダ２に与えられ
る結果、信号ＥＮBのみがＨレベルとなる。そして、第
３のレート信号パルスＴ0（）により、第２のラッチ
３Bに格納された信号ＥＮC（＝Ｌ）、ＥＮD（＝Ｈ）お
よびクロック数情報Ｄ2（）（＝『１』）が第３のラ
ッチ３Cにシフトされる。また、第１のラッチ３Aに格納
されたＥＮB（＝Ｌ）、ＥＮC（＝Ｈ）、ＥＮD（＝Ｌ）
およびクロック数情報Ｄ2（）（＝『２』）が第２の
ラッチ３Bにシフトされる。また、デコーダ２の出力信
号ＥＮA〜ＥＮD（ＥＮBのみがＨレベル）とクロック数
情報Ｄ2（）（＝『３』）とからなる入力データが第
１のラッチ３Aに書き込まれる。また、レート信号パル
スＴ0（）が遅延回路７を介してレジスタ８のクロッ
ク入力端子に供給され、この時点におけるアップカウン
タ１のカウント値『５』がレジスタ８に格納される。
【００３０】そして、第１のラッチ３Aに書き込まれた
クロック数情報Ｄ2（）はデータＤAとして加算器部６
の第１の加算器６Aに供給され、この加算器６Aの出力デ
ータが第１の一致検出回路４１Aに入力されるが、この
第１の一致検出回路４１Aのイネーブル端子ＥＮに対し
てはＬレベルの信号ＥA（＝ＥＮA）が与えられる。この
ため、一致検出回路４１Aの動作は禁止される。また、
第２のラッチ３Bにシフトされたクロック数情報Ｄ
2（）はデータＤBとして第２の加算器６Bに供給さ
れ、この加算器６Bの出力データが第２の一致検出回路
４１Bに入力されるが、この第２の一致検出回路４１Bの
イネーブル端子ＥＮに対してもＬレベルの信号ＥB（＝
ＥＮB）が与えられる。このため、一致検出回路４１Bの
動作も禁止される。また、第３のラッチ３Cにシフトさ
れたクロック数情報Ｄ2（）はデータＤCとして第３の
加算器６Cに供給され、この加算器６Cの出力データが第
３の一致検出回路４１Cに入力されるが、この第３の一
致検出回路４１Cのイネーブル端子ＥＮに対してもＬレ
ベルの信号ＥC（＝ＥＮC）が与えられる。このため、一
致検出回路４１Cの動作も禁止される。
クロック数情報Ｄ2（）はデータＤAとして加算器部６
の第１の加算器６Aに供給され、この加算器６Aの出力デ
ータが第１の一致検出回路４１Aに入力されるが、この
第１の一致検出回路４１Aのイネーブル端子ＥＮに対し
てはＬレベルの信号ＥA（＝ＥＮA）が与えられる。この
ため、一致検出回路４１Aの動作は禁止される。また、
第２のラッチ３Bにシフトされたクロック数情報Ｄ
2（）はデータＤBとして第２の加算器６Bに供給さ
れ、この加算器６Bの出力データが第２の一致検出回路
４１Bに入力されるが、この第２の一致検出回路４１Bの
イネーブル端子ＥＮに対してもＬレベルの信号ＥB（＝
ＥＮB）が与えられる。このため、一致検出回路４１Bの
動作も禁止される。また、第３のラッチ３Cにシフトさ
れたクロック数情報Ｄ2（）はデータＤCとして第３の
加算器６Cに供給され、この加算器６Cの出力データが第
３の一致検出回路４１Cに入力されるが、この第３の一
致検出回路４１Cのイネーブル端子ＥＮに対してもＬレ
ベルの信号ＥC（＝ＥＮC）が与えられる。このため、一
致検出回路４１Cの動作も禁止される。
【００３１】つぎに第４のレート信号パルスＴ0（）
と共に『０レート＋４クロック』の遅延量を指定する遅
延設定データＤ0（）が与えられたとする。この場
合、遅延設定データＤ0は、０レート分の遅延を指定す
るレート数情報Ｄ1（）（＝『０』）と４クロック分
の遅延を指定するクロック数情報Ｄ2（）（＝
『４』）とにより構成されている。これらのうちレート
数情報Ｄ1（）（＝『０』）がデコーダ２に与えられ
る結果、信号ＥＮAのみがＨレベルとなる。そして、第
４のレート信号パルスＴ0（）により、第３のラッチ
３Cに格納された信号ＥＮD（＝Ｈ）およびクロック数情
報Ｄ2（）（＝『１』）が第４のラッチ３Dにシフトさ
れる。また、第２のラッチ３Bに格納されたＥＮC（＝
Ｈ）、ＥＮD（＝Ｌ）およびクロック数情報Ｄ2（）
（＝『２』）が第３のラッチ３Cにシフトされる。ま
た、第１のラッチ３Aに書き込まれたＥＮB（＝Ｈ）、Ｅ
ＮC（＝Ｌ）、ＥＮD（＝Ｌ）とクロック数情報Ｄ
2（）（＝『３』）とからなる入力データが第２のラ
ッチ３Bにシフトされる。そして、デコーダ２の出力信
号ＥＮA〜ＥＮD（ＥＮAのみがＨレベル）とクロック数
情報Ｄ2（）（＝『４』）とからなる入力データが第
１のラッチ３Aに書き込まれる。また、レート信号パル
スＴ0（）が遅延回路７を介してレジスタ８のクロッ
ク入力端子に供給され、この時点におけるアップカウン
タ１のカウント値『７』がレジスタ８に格納される。
と共に『０レート＋４クロック』の遅延量を指定する遅
延設定データＤ0（）が与えられたとする。この場
合、遅延設定データＤ0は、０レート分の遅延を指定す
るレート数情報Ｄ1（）（＝『０』）と４クロック分
の遅延を指定するクロック数情報Ｄ2（）（＝
『４』）とにより構成されている。これらのうちレート
数情報Ｄ1（）（＝『０』）がデコーダ２に与えられ
る結果、信号ＥＮAのみがＨレベルとなる。そして、第
４のレート信号パルスＴ0（）により、第３のラッチ
３Cに格納された信号ＥＮD（＝Ｈ）およびクロック数情
報Ｄ2（）（＝『１』）が第４のラッチ３Dにシフトさ
れる。また、第２のラッチ３Bに格納されたＥＮC（＝
Ｈ）、ＥＮD（＝Ｌ）およびクロック数情報Ｄ2（）
（＝『２』）が第３のラッチ３Cにシフトされる。ま
た、第１のラッチ３Aに書き込まれたＥＮB（＝Ｈ）、Ｅ
ＮC（＝Ｌ）、ＥＮD（＝Ｌ）とクロック数情報Ｄ
2（）（＝『３』）とからなる入力データが第２のラ
ッチ３Bにシフトされる。そして、デコーダ２の出力信
号ＥＮA〜ＥＮD（ＥＮAのみがＨレベル）とクロック数
情報Ｄ2（）（＝『４』）とからなる入力データが第
１のラッチ３Aに書き込まれる。また、レート信号パル
スＴ0（）が遅延回路７を介してレジスタ８のクロッ
ク入力端子に供給され、この時点におけるアップカウン
タ１のカウント値『７』がレジスタ８に格納される。
【００３２】第１のラッチ３Aに書き込まれたクロック
数情報Ｄ2（）（＝『４』）はデータＤAとして加算器
部６の第１の加算器６Aに供給され、レジスタ８の出力
データＮREG（＝『７』）と加算される。この結果、加
算器６Aから加算結果『１１』が出力され、第１の一致
検出回路４１Aに入力される。そして、このとき第１の
一致検出回路４１Aのイネーブル端子ＥＮに対してはＨ
レベルの信号ＥA（＝ＥＮA）が与えられるため、一致検
出回路４１Aの動作が許可され、アップカウンタ１のカ
ウント値Ｎと加算器６Aの加算結果『１１』との比較が
行われる。そして、レート信号パルスＴ0（）の入力
後、クロックφ0が４個発生されることにより、アップ
カウンタ１のカウント値Ｎが『１１』となり、一致検出
部４１Aにより両者が一致した旨を示す一致検出信号が
出力される。この結果、パルス発生回路４２Aによりパ
ルスＴAが出力される。
数情報Ｄ2（）（＝『４』）はデータＤAとして加算器
部６の第１の加算器６Aに供給され、レジスタ８の出力
データＮREG（＝『７』）と加算される。この結果、加
算器６Aから加算結果『１１』が出力され、第１の一致
検出回路４１Aに入力される。そして、このとき第１の
一致検出回路４１Aのイネーブル端子ＥＮに対してはＨ
レベルの信号ＥA（＝ＥＮA）が与えられるため、一致検
出回路４１Aの動作が許可され、アップカウンタ１のカ
ウント値Ｎと加算器６Aの加算結果『１１』との比較が
行われる。そして、レート信号パルスＴ0（）の入力
後、クロックφ0が４個発生されることにより、アップ
カウンタ１のカウント値Ｎが『１１』となり、一致検出
部４１Aにより両者が一致した旨を示す一致検出信号が
出力される。この結果、パルス発生回路４２Aによりパ
ルスＴAが出力される。
【００３３】一方、第２のラッチ３Bに書き込まれたク
ロック数情報Ｄ2（）（＝『３』）はデータＤBとして
加算器部６の第２の加算器６Bに供給され、レジスタ８
の出力データＮREG（＝『７』）と加算される。この結
果、加算器６Bから加算結果『１０』が出力され、第２
の一致検出回路４１Bに入力される。そして、このとき
第２の一致検出回路４１Bのイネーブル端子ＥＮに対し
てはＨレベルの信号ＥB（＝ＥＮB）が与えられるため、
一致検出回路４１Bの動作が許可され、アップカウンタ
１のカウント値Ｎと加算器６Bの加算結果『１０』との
比較が行われる。従って、レート信号パルスＴ0（）
の入力後、クロックφ0が３個発生されることにより、
アップカウンタ１のカウント値Ｎが『１０』となり、一
致検出部４１Bにより一致検出信号が出力される。この
結果、パルス発生回路４２BによりパルスＴBが出力され
る。
ロック数情報Ｄ2（）（＝『３』）はデータＤBとして
加算器部６の第２の加算器６Bに供給され、レジスタ８
の出力データＮREG（＝『７』）と加算される。この結
果、加算器６Bから加算結果『１０』が出力され、第２
の一致検出回路４１Bに入力される。そして、このとき
第２の一致検出回路４１Bのイネーブル端子ＥＮに対し
てはＨレベルの信号ＥB（＝ＥＮB）が与えられるため、
一致検出回路４１Bの動作が許可され、アップカウンタ
１のカウント値Ｎと加算器６Bの加算結果『１０』との
比較が行われる。従って、レート信号パルスＴ0（）
の入力後、クロックφ0が３個発生されることにより、
アップカウンタ１のカウント値Ｎが『１０』となり、一
致検出部４１Bにより一致検出信号が出力される。この
結果、パルス発生回路４２BによりパルスＴBが出力され
る。
【００３４】同様に、第３のラッチ３Cに書き込まれた
クロック数情報Ｄ2（）（＝『２』）がデータＤCとし
て加算器部６の第３の加算器６Cに供給され、レジスタ
８の出力データＮREG（＝『７』）と加算される。この
結果、加算器６Cから加算結果『９』が出力され、第３
の一致検出回路４１Cに入力される。そして、このとき
第３の一致検出回路４１Cのイネーブル端子ＥＮに対し
てＨレベルの信号ＥC（＝ＥＮC）が与えられる。このた
め、一致検出回路４１Cにより、アップカウンタ１のカ
ウント値Ｎと加算器６Cの加算結果『９』との比較が行
われる。従って、レート信号パルスＴ0（）の入力
後、クロックφ0が２個発生されることにより、一致検
出部４１Cから一致検出信号が出力され、これにより、
パルス発生回路４２CからパルスＴCが出力される。
クロック数情報Ｄ2（）（＝『２』）がデータＤCとし
て加算器部６の第３の加算器６Cに供給され、レジスタ
８の出力データＮREG（＝『７』）と加算される。この
結果、加算器６Cから加算結果『９』が出力され、第３
の一致検出回路４１Cに入力される。そして、このとき
第３の一致検出回路４１Cのイネーブル端子ＥＮに対し
てＨレベルの信号ＥC（＝ＥＮC）が与えられる。このた
め、一致検出回路４１Cにより、アップカウンタ１のカ
ウント値Ｎと加算器６Cの加算結果『９』との比較が行
われる。従って、レート信号パルスＴ0（）の入力
後、クロックφ0が２個発生されることにより、一致検
出部４１Cから一致検出信号が出力され、これにより、
パルス発生回路４２CからパルスＴCが出力される。
【００３５】また、第４のラッチ３Dに書き込まれたク
ロック数情報Ｄ2（）（＝『１』）がデータＤDとして
加算器部６の第４の加算器６Dに供給され、レジスタ８
の出力データＮREG（＝『７』）と加算される。この結
果、加算器６Dから加算結果『８』が出力され、第４の
一致検出回路４１Dに入力される。このとき第４の一致
検出回路４１Dのイネーブル端子ＥＮに対してＨレベル
の信号ＥD（＝ＥＮD）が与えられる。このため、一致検
出回路４１Dにより、アップカウンタ１のカウント値Ｎ
と加算器６Dの加算結果『８』との比較が行われる。従
って、レート信号パルスＴ0（）の入力後、クロック
φ0が１個発生されることにより、一致検出部４１Dから
一致検出信号が出力され、これにより、パルス発生回路
４２DからパルスＴDが出力される。
ロック数情報Ｄ2（）（＝『１』）がデータＤDとして
加算器部６の第４の加算器６Dに供給され、レジスタ８
の出力データＮREG（＝『７』）と加算される。この結
果、加算器６Dから加算結果『８』が出力され、第４の
一致検出回路４１Dに入力される。このとき第４の一致
検出回路４１Dのイネーブル端子ＥＮに対してＨレベル
の信号ＥD（＝ＥＮD）が与えられる。このため、一致検
出回路４１Dにより、アップカウンタ１のカウント値Ｎ
と加算器６Dの加算結果『８』との比較が行われる。従
って、レート信号パルスＴ0（）の入力後、クロック
φ0が１個発生されることにより、一致検出部４１Dから
一致検出信号が出力され、これにより、パルス発生回路
４２DからパルスＴDが出力される。
【００３６】このようにしてパルス発生回路４２A〜４
２Dによって発生されたパルスは多重部５によって多重
され、タイミング信号Ｔoutとして出力される。このよ
うに本回路はレート信号パルスの３間隔、すなわち４レ
ートに亙りカウントすることが可能であり、これによ
り、４レートに亙るパルス遅延が可能である。
２Dによって発生されたパルスは多重部５によって多重
され、タイミング信号Ｔoutとして出力される。このよ
うに本回路はレート信号パルスの３間隔、すなわち４レ
ートに亙りカウントすることが可能であり、これによ
り、４レートに亙るパルス遅延が可能である。
【００３７】なお、以上の説明は遅延設定最大値が４レ
ートである例につき行ったが、遅延設定最大値がｎレー
トである場合にはデコーダ２及びシフトレジスタ３、一
致検出部４を拡張すれば同様の動作が可能である。
ートである例につき行ったが、遅延設定最大値がｎレー
トである場合にはデコーダ２及びシフトレジスタ３、一
致検出部４を拡張すれば同様の動作が可能である。
【００３８】
【発明の効果】以上説明したように、本発明によるタイ
ミング発生回路は、高速のクロックによって動作するカ
ウンタが１個だけであり、シフトレジスタはハードウェ
ア量も少なく、かつ、クロックよりも周波数の低いレー
ト信号パルスで動作する。従って、消費電力を少なくす
ることができる。また、回路全体としてのハードウェア
量も少なくて済む。
ミング発生回路は、高速のクロックによって動作するカ
ウンタが１個だけであり、シフトレジスタはハードウェ
ア量も少なく、かつ、クロックよりも周波数の低いレー
ト信号パルスで動作する。従って、消費電力を少なくす
ることができる。また、回路全体としてのハードウェア
量も少なくて済む。
【図１】本発明の一実施形態によるタイミング発生回路
のブロック図である。
のブロック図である。
【図２】同実施形態の動作を説明するためのタイムチャ
ートである。
ートである。
【図３】従来技術によるタイミング発生回路のブロック
図である。
図である。
【図４】同回路の動作を説明するためのタイムチャート
である。
である。
１ アップカウンタ ２ デコーダ ３ シフトレジスタ ３A〜３D ラッチ ４ 一致検出部 ４１A〜４１D 一致検出回路 ４２A〜４２D パルス発生回路 ５ 多重部 ６ 加算器部 ６A〜６D 加算器 ７ 遅延回路 ８ レジスタ
Claims (1)
- 【請求項１】 レート信号パルスと共にレート数情報お
よびクロック数情報からなる遅延設定データが与えら
れ、該レート信号パルスの入力タイミングよりも該遅延
設定データに対応した時間だけ遅延したタイミングでタ
イミング信号を出力するタイミング発生回路であって、 クロックをカウントするカウンタと、前記遅延設定データのうちのレート数情報をデコードし
て複数ビットで出力するデコーダと、 前記デコーダの出力及び前記遅延設定データのうちのク
ロック数情報が入力され、前記デコーダの出力ビット数
と同じ段数を有し、前記デコーダの出力と前記クロック
数情報とを 前記レート信号パルスにより順次読み込み、
次の段へ順次シフトするシフトレジスタと、 前記レート信号パルスが与えられることにより、その時
点における前記カウンタのカウント値を保持するレジス
タと、前記シフトレジスタの各段に対応して設けられ、対応す
る 段からの出力データに含まれる前記クロック数情報に
対応した各データを前記レジスタに保持されたカウント
値と加算し、各加算結果を出力する加算器を有する加算
器部と、前記シフトレジスタの各段に対応して設けられ、対応す
る 前記シフトレジスタの出力データから、所定のレート
数情報に対応したデータが検出され、かつ、当該出力デ
ータに対応した前記加算器部の加算結果と前記カウンタ
のカウント値とが一致した時点でパルスを出力する一致
検出回路を有する一致検出部と、 前記一致検出部から出力されるパルスを多重し、タイミ
ング信号として出力する多重部とを具備することを特徴
とするタイミング発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07344184A JP3104604B2 (ja) | 1995-12-28 | 1995-12-28 | タイミング発生回路 |
| US08/768,328 US5867050A (en) | 1995-12-28 | 1996-12-17 | Timing generator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07344184A JP3104604B2 (ja) | 1995-12-28 | 1995-12-28 | タイミング発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09184877A JPH09184877A (ja) | 1997-07-15 |
| JP3104604B2 true JP3104604B2 (ja) | 2000-10-30 |
Family
ID=18367283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07344184A Expired - Fee Related JP3104604B2 (ja) | 1995-12-28 | 1995-12-28 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104604B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5092475B2 (ja) * | 2007-03-19 | 2012-12-05 | 横河電機株式会社 | 遅延信号発生回路 |
-
1995
- 1995-12-28 JP JP07344184A patent/JP3104604B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09184877A (ja) | 1997-07-15 |
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