JP3220029B2 - 入力信号読み取り回路 - Google Patents
入力信号読み取り回路Info
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- JP3220029B2 JP3220029B2 JP29852696A JP29852696A JP3220029B2 JP 3220029 B2 JP3220029 B2 JP 3220029B2 JP 29852696 A JP29852696 A JP 29852696A JP 29852696 A JP29852696 A JP 29852696A JP 3220029 B2 JP3220029 B2 JP 3220029B2
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- input signal
- input
- reading circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ノイズ成分の多い
入力信号を安定的に読み取る入力信号読み取り回路に関
する。
入力信号を安定的に読み取る入力信号読み取り回路に関
する。
【０００２】
【従来の技術】図５はこの種の入力信号読み取り回路の
従来例（特開昭５７−８７２３２）の回路図、図６はそ
のタイミングチャートである。
従来例（特開昭５７−８７２３２）の回路図、図６はそ
のタイミングチャートである。
【０００３】この入力信号読み取り回路は、入力信号Ｓ
1 をサンプリングカウントし、そのカウント値が一定値
以下のときロウレベルを出力し、一定値以上のときハイ
レベルを出力する積分カウンタ５と、積分カウンタ５の
出力Ｓ7 を読み取るＤフリップフロップ７と、積分カウ
ンタ５のサンプリングクロックとＤフリップフロップ７
の読み取りタイミングパルスＳ8 を生成するタイミング
パルス生成回路６で構成され、サンプリングクロックの
周波数と読み取りタイミングパルスＳ8 の周期を適当に
選ぶことにより、図６に示すように入力信号Ｓ1 に含ま
れるノイズを除去するものである。
1 をサンプリングカウントし、そのカウント値が一定値
以下のときロウレベルを出力し、一定値以上のときハイ
レベルを出力する積分カウンタ５と、積分カウンタ５の
出力Ｓ7 を読み取るＤフリップフロップ７と、積分カウ
ンタ５のサンプリングクロックとＤフリップフロップ７
の読み取りタイミングパルスＳ8 を生成するタイミング
パルス生成回路６で構成され、サンプリングクロックの
周波数と読み取りタイミングパルスＳ8 の周期を適当に
選ぶことにより、図６に示すように入力信号Ｓ1 に含ま
れるノイズを除去するものである。
【０００４】
【発明が解決しようとする課題】上述した従来の入力信
号読み取り回路は、積分カウンタ５が一定値になってハ
イレベルを出力していることを読み取りタイミンングパ
ルスＳ8 の出力時点で検出し、また、読み取りタイミン
グパルスＳ8 と同周期で積分カウンタ５へリセットパル
スを出力しているので、積分カウンタ５が一定値に達し
ても読み取りタイミングパルスＳ8 がこないとハイレベ
ルになったことは出力されず、また、ロウレベルのノイ
ズによりカウントが遅れ、読み取りタイミングパルスま
でに所定値にカウンタ値が達していないとカウンタがリ
セットされてしまうのでハイレベルの検出が著しく遅れ
てしまい、場合によってはハイレベルが入力されている
のに検出できないことさえあり得る。
号読み取り回路は、積分カウンタ５が一定値になってハ
イレベルを出力していることを読み取りタイミンングパ
ルスＳ8 の出力時点で検出し、また、読み取りタイミン
グパルスＳ8 と同周期で積分カウンタ５へリセットパル
スを出力しているので、積分カウンタ５が一定値に達し
ても読み取りタイミングパルスＳ8 がこないとハイレベ
ルになったことは出力されず、また、ロウレベルのノイ
ズによりカウントが遅れ、読み取りタイミングパルスま
でに所定値にカウンタ値が達していないとカウンタがリ
セットされてしまうのでハイレベルの検出が著しく遅れ
てしまい、場合によってはハイレベルが入力されている
のに検出できないことさえあり得る。
【０００５】本発明の目的は、入力信号に対する読み取
り信号の遅延量が少なく、かつ入力信号を忠実に読み取
ることができる入力信号読み取り回路を提供することに
ある。
り信号の遅延量が少なく、かつ入力信号を忠実に読み取
ることができる入力信号読み取り回路を提供することに
ある。
【０００６】本発明の入力信号読み取り回路は、入力信
号がハイレベルのときサンプリングクロックをアップカ
ウントし、前記入力信号がロウレベルのとき前記サンプ
リングクロックをダウンカウントし、カウント値が０に
なるとアンダーフロー信号を出力するアップ／ダウンカ
ウンタと、第１、第２、・・・、第ｎの設定値をそれぞ
れ保持する第１、第２、・・・、第ｎの設定値レジスタ
と、同一入力信号に対応した前記アップ／ダウンカウン
タのカウント値をそれぞれ第１、第２、・・・、第ｎの
設定値と比較し、第１、第２、・・・、第ｎの設定値と
一致すると、それぞれ第１、第２、・・・、第ｎの一致
信号を出力する第１、第２、・・・、第ｎの比較器と、
それぞれ第１、第２、・・・、第ｎの一致信号が出力
されると、ハイレベルを、前記アンダーフロー信号が出
力されると、ロウレベルをそれぞれ独立に第１、第２、
・・・、第ｎの読み取り信号として出力する第１、第
２、・・・、第ｎの出力制御回路を有する。
号がハイレベルのときサンプリングクロックをアップカ
ウントし、前記入力信号がロウレベルのとき前記サンプ
リングクロックをダウンカウントし、カウント値が０に
なるとアンダーフロー信号を出力するアップ／ダウンカ
ウンタと、第１、第２、・・・、第ｎの設定値をそれぞ
れ保持する第１、第２、・・・、第ｎの設定値レジスタ
と、同一入力信号に対応した前記アップ／ダウンカウン
タのカウント値をそれぞれ第１、第２、・・・、第ｎの
設定値と比較し、第１、第２、・・・、第ｎの設定値と
一致すると、それぞれ第１、第２、・・・、第ｎの一致
信号を出力する第１、第２、・・・、第ｎの比較器と、
それぞれ第１、第２、・・・、第ｎの一致信号が出力
されると、ハイレベルを、前記アンダーフロー信号が出
力されると、ロウレベルをそれぞれ独立に第１、第２、
・・・、第ｎの読み取り信号として出力する第１、第
２、・・・、第ｎの出力制御回路を有する。
【０００７】したがって、１つの入力信号から任意の成
分の信号を読み取ることができる。
分の信号を読み取ることができる。
【０００８】本発明は、ロウレベルが入力した時はダウ
ンカウントする。瞬間的にノイズが入ればダウンカウン
トするが、ノイズはずっと続くとは考えられない。大勢
的にハイレベルが入力されていれば結局カウンタは所定
値に達する。そして所定値に達して時をハイレベルを検
出したとみなす。ノイズでなく、本当にロウレベルが入
力され続けているのであればカウンタはダウンカウント
し続けるのでハイレベル検出はされない。カウント値が
所定値に達した時をもってハイレベルを検出したとみな
すにはロウレベル入力でダウンカウントすることが必要
である。ダウンカウントしないと、とびとびでハイレベ
ルが入力されてもハイレベルを検出してしまい、そうし
ないためには何らかの別のリセット手段が必要になる。
本発明はこの不具合をロウレベル入力でダウンカウント
することで解決したものである。
ンカウントする。瞬間的にノイズが入ればダウンカウン
トするが、ノイズはずっと続くとは考えられない。大勢
的にハイレベルが入力されていれば結局カウンタは所定
値に達する。そして所定値に達して時をハイレベルを検
出したとみなす。ノイズでなく、本当にロウレベルが入
力され続けているのであればカウンタはダウンカウント
し続けるのでハイレベル検出はされない。カウント値が
所定値に達した時をもってハイレベルを検出したとみな
すにはロウレベル入力でダウンカウントすることが必要
である。ダウンカウントしないと、とびとびでハイレベ
ルが入力されてもハイレベルを検出してしまい、そうし
ないためには何らかの別のリセット手段が必要になる。
本発明はこの不具合をロウレベル入力でダウンカウント
することで解決したものである。
【０００９】
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１１】図１は本発明の参考例の入力信号読み取り
回路の回路図、図２はそのタイミングチャートである。
回路の回路図、図２はそのタイミングチャートである。
【００１２】本参考例の入力信号読み取り回路は、入力
信号Ｓ１ がハイレベルのときサンプリングクロックＳ
２ をアップカウントし、入力信号Ｓ１ がロウレベル
のときサンプリングクロックＳ２ をダウンカウント
し、カウント値が０になるとアンダーフロー信号Ｓ５
を出力するアップ／ダウンカウンタ１と、設定値を保持
する設定値レジスタ２と、アップ／ダウンカウンタ１の
カウント値Ｓ３ を設定値レジスタ２の設定値と比較
し、一致すると一致信号Ｓ４ を出力する比較器３と、
アンダーフロー信号Ｓ５ をリセット入力、一致信号Ｓ
４ をセット入力とし、読み取り信号Ｓ６ を出力する
Ｒ−Ｓフリップフロップ４で構成されている。
信号Ｓ１ がハイレベルのときサンプリングクロックＳ
２ をアップカウントし、入力信号Ｓ１ がロウレベル
のときサンプリングクロックＳ２ をダウンカウント
し、カウント値が０になるとアンダーフロー信号Ｓ５
を出力するアップ／ダウンカウンタ１と、設定値を保持
する設定値レジスタ２と、アップ／ダウンカウンタ１の
カウント値Ｓ３ を設定値レジスタ２の設定値と比較
し、一致すると一致信号Ｓ４ を出力する比較器３と、
アンダーフロー信号Ｓ５ をリセット入力、一致信号Ｓ
４ をセット入力とし、読み取り信号Ｓ６ を出力する
Ｒ−Ｓフリップフロップ４で構成されている。
【００１３】次に、本参考例の動作を図２により説明す
る。
る。
【００１４】時刻ｔ1 に入力信号Ｓ1 がハイレベルにな
るとアップ／ダウンカウンタ１はアップカウントを始め
る。時刻ｔ2 にノイズが混入し、入力信号Ｓ1 がロウレ
ベルになると、アップ／ダウンカウンタ１はダウンカウ
ントを始める。時刻ｔ3 にノイズがなくなり、入力信号
Ｓ1 が再びハイレベルになると、アップ／ダウンカウン
タ１はアップカウントを始める。そして時刻ｔ4 にカウ
ント値Ｓ3 が設定値と一致すると、一致信号Ｓ4 が比較
器３から出力され、Ｒ−Ｓフリップフロップ４はセット
され、読み取り信号Ｓ6 が立ち上がる。時刻ｔ5 に入力
信号Ｓ1 がロウレベルになると、アップ／ダウンカウン
タ１は設定値からダウンカウントする。時刻ｔ6 にカウ
ント値Ｓ3 が０になると、アップ／ダウンカウンタ１か
らアンダーフロー信号Ｓ5 が出力されるため、Ｒ−Ｓフ
リップフロップ４はリセットされ、読み取り信号Ｓ6 は
立ち下がる。このようにして、時刻ｔ1 からｔ5 の入力
信号Ｓ1 からノイズを除いた入力信号が図６の従来例の
場合よりも小さい検出タイミングの遅れで読み取り信号
Ｓ6 に得られる。その後も同様にしてノイズを除いた入
力信号が読み取り信号Ｓ6 に得られる。
るとアップ／ダウンカウンタ１はアップカウントを始め
る。時刻ｔ2 にノイズが混入し、入力信号Ｓ1 がロウレ
ベルになると、アップ／ダウンカウンタ１はダウンカウ
ントを始める。時刻ｔ3 にノイズがなくなり、入力信号
Ｓ1 が再びハイレベルになると、アップ／ダウンカウン
タ１はアップカウントを始める。そして時刻ｔ4 にカウ
ント値Ｓ3 が設定値と一致すると、一致信号Ｓ4 が比較
器３から出力され、Ｒ−Ｓフリップフロップ４はセット
され、読み取り信号Ｓ6 が立ち上がる。時刻ｔ5 に入力
信号Ｓ1 がロウレベルになると、アップ／ダウンカウン
タ１は設定値からダウンカウントする。時刻ｔ6 にカウ
ント値Ｓ3 が０になると、アップ／ダウンカウンタ１か
らアンダーフロー信号Ｓ5 が出力されるため、Ｒ−Ｓフ
リップフロップ４はリセットされ、読み取り信号Ｓ6 は
立ち下がる。このようにして、時刻ｔ1 からｔ5 の入力
信号Ｓ1 からノイズを除いた入力信号が図６の従来例の
場合よりも小さい検出タイミングの遅れで読み取り信号
Ｓ6 に得られる。その後も同様にしてノイズを除いた入
力信号が読み取り信号Ｓ6 に得られる。
【００１５】図３は本発明の実施の形態の入力信号読み
取り回路の回路図、図４はそのタイミングチャートであ
る。
取り回路の回路図、図４はそのタイミングチャートであ
る。
【００１６】本実施形態は、比較器でカウント値と比較
する設定値を２種類としたもので、２個の設定値レジス
タ２1 ，２2 と、２個の比較器３1 ，３2 と、２個のＲ
−Ｓフリップフロップ４1 ，４2 を有している。
する設定値を２種類としたもので、２個の設定値レジス
タ２1 ，２2 と、２個の比較器３1 ，３2 と、２個のＲ
−Ｓフリップフロップ４1 ，４2 を有している。
【００１７】次に、本実施形態の動作を図４により説明
する。ここで、設定値レジスタ２2の設定値の方が設定
値レジスタ２1 の設定値よりも大きいものとする。
する。ここで、設定値レジスタ２2の設定値の方が設定
値レジスタ２1 の設定値よりも大きいものとする。
【００１８】時刻ｔ1 に入力信号Ｓ1 が立ち上がると、
アップ／ダウンカウンタ１はアップカウントを始め、時
刻ｔ2 に設定値レジスタ２1 の設定値に等しくなると、
読み取り信号Ｓ61が立ち上がる。時刻ｔ3 に入力信号Ｓ
1 が立ち下がると、アップ／ダウンカウンタ１はダウン
カウントを始め、時刻ｔ4 にカウント値Ｓ3 が０になる
と、読み取り信号Ｓ61が立ち下がる。すなわち、時刻ｔ
1 からｔ3 の間ハイレベルの入力信号Ｓ1 に対応する読
み取り信号Ｓ61が時刻ｔ2 からｔ4 の間出力されたこと
になる。同様にして時刻ｔ5 からｔ7 の間ハイレベルの
入力信号Ｓ1 に対応する読み取り信号Ｓ61が時刻ｔ6 〜
ｔ8 の間出力される。時刻ｔ9 に立ち上がり、時刻ｔ11
に立ち下がり、時刻ｔ12に立ち上がり、時刻ｔ14に立ち
下がる入力信号Ｓ1 に対しては、時刻ｔ10に読み取り信
号Ｓ61が立ち上がり、時刻ｔ13に読み取り信号Ｓ62が立
ち上がり、時刻ｔ15に読み取り信号Ｓ61，Ｓ62とも立ち
下がる。すなわち読み取り信号Ｓ61，Ｓ62がともに出力
されたことになる。
アップ／ダウンカウンタ１はアップカウントを始め、時
刻ｔ2 に設定値レジスタ２1 の設定値に等しくなると、
読み取り信号Ｓ61が立ち上がる。時刻ｔ3 に入力信号Ｓ
1 が立ち下がると、アップ／ダウンカウンタ１はダウン
カウントを始め、時刻ｔ4 にカウント値Ｓ3 が０になる
と、読み取り信号Ｓ61が立ち下がる。すなわち、時刻ｔ
1 からｔ3 の間ハイレベルの入力信号Ｓ1 に対応する読
み取り信号Ｓ61が時刻ｔ2 からｔ4 の間出力されたこと
になる。同様にして時刻ｔ5 からｔ7 の間ハイレベルの
入力信号Ｓ1 に対応する読み取り信号Ｓ61が時刻ｔ6 〜
ｔ8 の間出力される。時刻ｔ9 に立ち上がり、時刻ｔ11
に立ち下がり、時刻ｔ12に立ち上がり、時刻ｔ14に立ち
下がる入力信号Ｓ1 に対しては、時刻ｔ10に読み取り信
号Ｓ61が立ち上がり、時刻ｔ13に読み取り信号Ｓ62が立
ち上がり、時刻ｔ15に読み取り信号Ｓ61，Ｓ62とも立ち
下がる。すなわち読み取り信号Ｓ61，Ｓ62がともに出力
されたことになる。
【００１９】
【発明の効果】以上説明したように、本発明は下記のよ
うな効果がある。１）本発明は、入力信号を忠実に再現
し、かつ入力信号に対する読み取り信号の遅延量が少な
く、加えて、１つの入力信号から任意の信号成分を読み
取ることができる。
うな効果がある。１）本発明は、入力信号を忠実に再現
し、かつ入力信号に対する読み取り信号の遅延量が少な
く、加えて、１つの入力信号から任意の信号成分を読み
取ることができる。
【図１】本発明の参考例の入力信号読み取り回路の回路
図である。
図である。
【図２】図１の入力信号読み取り回路のタイミングチャ
ートである。
ートである。
【図３】本発明の実施形態の入力信号読み取り回路の回
路図である。
路図である。
【図４】図３の入力信号読み取り回路のタイミングチャ
ートである。
ートである。
【図５】入力信号読み取り回路の従来例の回路図であ
る。
る。
【図６】図５の入力信号読み取り回路のタイミングチャ
ートである。
ートである。
１ アップ／ダウンカウンタ ２，２１ ，２２ 設定値レジスタ ３，３１ ，３２ 比較器 ４，４１ ，４２ ＲＳフリップフロップ ５ 積分カウンタ ６ タイミングパルス発生回路 ７ Ｄフリップフロップ Ｓ１ 入力信号 Ｓ２ サンプリングクロック Ｓ３ カウント値 Ｓ４ ，Ｓ４１，Ｓ４２ 一致信号 Ｓ５ アンダーフロー信号 Ｓ６ ，Ｓ６１，Ｓ６２ 読み取り信号
Claims (2)
- 【請求項１】 入力信号がハイレベルのときサンプリン
グクロックをアップカウントし、前記入力信号がロウレ
ベルのとき前記サンプリングクロックをダウンカウント
し、カウント値が０になるとアンダーフロー信号を出力
するアップ／ダウンカウンタと、第１、第２、・・・、
第ｎの設定値をそれぞれ保持する第１、第２、・・・、
第ｎの設定値レジスタと、同一入力信号に対応した前記
アップ／ダウンカウンタのカウント値をそれぞれ第１、
第２、・・・、第ｎの設定値と比較し、第１、第２、・
・・、第ｎの設定値と一致すると、それぞれ第１、第
２、・・・、第ｎの一致信号を出力する第１、第２、・
・・、第ｎの比較器と、 それぞれ第１、第２、・・
・、第ｎの一致信号が出力されると、ハイレベルを、前
記アンダーフロー信号が出力されると、ロウレベルをそ
れぞれ独立に第１、第２、・・・、第ｎの読み取り信号
として出力する第１、第２、・・・、第ｎの出力制御回
路を有する入力信号読み取り回路。 - 【請求項２】 前記出力制御回路、第１、第２、・・
・、第ｎの出力制御回路が、前記アンダーフロー信号を
リセット入力、前記一致信号、第１、第２、・・・、第
ｎの一致信号をセット入力とするＲ−Ｓフリップフロッ
プである、請求項１記載の入力信号読み取り回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29852696A JP3220029B2 (ja) | 1996-11-11 | 1996-11-11 | 入力信号読み取り回路 |
| US08/967,698 US6008672A (en) | 1996-11-11 | 1997-11-10 | Input signal reading circuit having a small delay and a high fidelity |
| EP97119666A EP0841750A1 (en) | 1996-11-11 | 1997-11-10 | Input signal reading circuit having a small delay and a high fidelity |
| CA002220584A CA2220584C (en) | 1996-11-11 | 1997-11-10 | Input signal reading circuit having a small delay and a high fidelity |
| AU45097/97A AU4509797A (en) | 1996-11-11 | 1997-11-11 | Input signal reading circuit having a small delay and a high fidelity |
| KR1019970059232A KR100288996B1 (ko) | 1996-11-11 | 1997-11-11 | 입력신호독출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29852696A JP3220029B2 (ja) | 1996-11-11 | 1996-11-11 | 入力信号読み取り回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10145197A JPH10145197A (ja) | 1998-05-29 |
| JP3220029B2 true JP3220029B2 (ja) | 2001-10-22 |
Family
ID=17860874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29852696A Expired - Fee Related JP3220029B2 (ja) | 1996-11-11 | 1996-11-11 | 入力信号読み取り回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6008672A (ja) |
| EP (1) | EP0841750A1 (ja) |
| JP (1) | JP3220029B2 (ja) |
| KR (1) | KR100288996B1 (ja) |
| AU (1) | AU4509797A (ja) |
| CA (1) | CA2220584C (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100429554B1 (ko) * | 2002-04-19 | 2004-05-03 | 주식회사 하이닉스반도체 | 프로그램 가능 카운터 회로 |
| WO2005081107A1 (de) * | 2004-02-20 | 2005-09-01 | Continental Teves Ag & Co. Ohg | Verfahren und integrierter schaltkreis zur erhöhung der störfestigkeit |
| DE112005000283B4 (de) * | 2004-02-20 | 2020-10-01 | Continental Teves Ag & Co. Ohg | Verfahren und integrierter Schaltkreis zur Erhöhung der Störfestigkeit |
| JP2006245977A (ja) * | 2005-03-03 | 2006-09-14 | Fuji Xerox Co Ltd | パルス信号再生装置 |
| US7454645B2 (en) * | 2005-03-31 | 2008-11-18 | Cypress Semiconductor Corp. | Circuit and method for monitoring the status of a clock signal |
| DE102005059128A1 (de) * | 2005-12-10 | 2007-06-14 | Conti Temic Microelectronic Gmbh | Verfahren zur Auswertung einer Bitfolge |
| US8176351B2 (en) * | 2006-08-21 | 2012-05-08 | National Instruments Corporation | Sampling mechanism for data acquisition counters |
| KR100767621B1 (ko) * | 2007-03-16 | 2007-10-17 | 주식회사 루트로닉 | 레이저 스캐너의 스캔 면적 산출장치 및 그 방법 |
| US8645589B2 (en) | 2009-08-03 | 2014-02-04 | National Instruments Corporation | Methods for data acquisition systems in real time applications |
| JP5888778B2 (ja) * | 2012-03-28 | 2016-03-22 | 日本電気株式会社 | 信号受信回路、信号受信方法及びプログラム |
| JP6349171B2 (ja) * | 2014-07-07 | 2018-06-27 | ローム株式会社 | ノイズ除去回路、タイミングコントローラ、ディスプレイ装置、電子機器、ソースドライバの制御方法 |
| US8937496B1 (en) * | 2014-08-20 | 2015-01-20 | Xilinx, Inc. | Clock monitor |
| US10514401B2 (en) * | 2017-08-02 | 2019-12-24 | Qualcomm Incorporated | On-chip frequency monitoring |
| CN112290915B (zh) * | 2017-11-16 | 2023-08-08 | 南京和林企业管理有限公司 | 一种连续窄干扰脉冲过滤电路 |
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|---|---|---|---|---|
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| DE3373250D1 (en) * | 1982-06-15 | 1987-10-01 | Toshiba Kk | Pulse-width modulation circuit |
| US4667338A (en) * | 1984-06-01 | 1987-05-19 | Sanyo Electric Co., Ltd. | Noise elimination circuit for eliminating noise signals from binary data |
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| US5043653A (en) * | 1990-01-17 | 1991-08-27 | Sundstrand Corporation | Noise filter for zero crossing detector |
-
1996
- 1996-11-11 JP JP29852696A patent/JP3220029B2/ja not_active Expired - Fee Related
-
1997
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