JPH075701Y2 - トリガ検出回路 - Google Patents
トリガ検出回路Info
- Publication number
- JPH075701Y2 JPH075701Y2 JP7974289U JP7974289U JPH075701Y2 JP H075701 Y2 JPH075701 Y2 JP H075701Y2 JP 7974289 U JP7974289 U JP 7974289U JP 7974289 U JP7974289 U JP 7974289U JP H075701 Y2 JPH075701 Y2 JP H075701Y2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- signal
- input
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】 ＜産業上の利用分野＞ 本考案は、ロジックアナライザやディジタルオシロスコ
ープ等で使用されるトリガ検出回路の改善に関する。
ープ等で使用されるトリガ検出回路の改善に関する。
＜従来の技術＞ 従来よりロジックアナライザやディジタルオシロスコー
プ等は、ディジタル回路の各部の信号をモニタすること
ができるように構成されている。
プ等は、ディジタル回路の各部の信号をモニタすること
ができるように構成されている。
＜考案が解決しようとする課題＞ ところで、第３図（ａ）に示すようなエッジトリガ型フ
リップフロップ（Ｄ型フリップフロップ）素子において
は、クロック信号ａに対してＤ入力信号ｂはセットアッ
プ時間tsおよびホールド時間thが定められている。
リップフロップ（Ｄ型フリップフロップ）素子において
は、クロック信号ａに対してＤ入力信号ｂはセットアッ
プ時間tsおよびホールド時間thが定められている。
ロジックアナライザやディジタルオシロスコープ等を用
いて、この２つの信号a,b（この信号とは限らないが）
を観測し、同図（ｂ）に示すようなセットアップ時間ts
およびホールド時間thがそれぞれ満足されているか否か
を確かめたい場合がある。
いて、この２つの信号a,b（この信号とは限らないが）
を観測し、同図（ｂ）に示すようなセットアップ時間ts
およびホールド時間thがそれぞれ満足されているか否か
を確かめたい場合がある。
しかしながら、従来のロジックアナライザやディジタル
オシロスコープ等では、２値レベルの２つの被測定信号
について、一方の信号データの変化点に対し、その時間
的な前後において他方の信号データの状態によって一方
の信号の変化点によるトリガ発生を制御すること、上記
の例で言えばＤ入力信号ｂのセットアップ時間tsおよび
ホールド時間thが満足されているか否かを条件としてト
リガ発生を制御することはできなかった。
オシロスコープ等では、２値レベルの２つの被測定信号
について、一方の信号データの変化点に対し、その時間
的な前後において他方の信号データの状態によって一方
の信号の変化点によるトリガ発生を制御すること、上記
の例で言えばＤ入力信号ｂのセットアップ時間tsおよび
ホールド時間thが満足されているか否かを条件としてト
リガ発生を制御することはできなかった。
本発明の目的は、このような点に鑑みてなされたもの
で、２値レベルの２つの被測定信号について、一方の信
号データの変化点に対し、その時間的な前後において他
方の信号データの状態が変化する条件でトリガすること
のできるトリガ検出回路を提供することにある。
で、２値レベルの２つの被測定信号について、一方の信
号データの変化点に対し、その時間的な前後において他
方の信号データの状態が変化する条件でトリガすること
のできるトリガ検出回路を提供することにある。
＜課題を解決するための手段＞ このような目的を達成するために、本考案では、３個の
Ｄ型フリップフロップを備え、一方の入力信号（INA）
をＤ入力信号とする第１のフリップフロップ（UA1）の
Ｑ出力を第２のフリップフロップ（UA2）のＤ入力信号
とすると共に第１および第２のフリップフロップは基準
のクロックをクロックとして共通に受けるように構成さ
れ、第２のフリップフロップ（UA2）のＱ出力が第３の
フリップフロップ（UA3）のクロックとなるように構成
された第１のフリップフロップ群と、 前記第２のフリップフロップ群の各部の信号を基に他方
の入力信号（INB）の状態変化に対応した信号を生成す
るゲート手段と、 このゲート手段の信号を所定の時間だけ遅延し、トリガ
入力受付可能状態のときに前記第１のフリップフロップ
群における第３のフリップフロップ（UA3）のＤ入力に
与える信号を発生する時間遅延手段 を具備したことを特徴とする。
Ｄ型フリップフロップを備え、一方の入力信号（INA）
をＤ入力信号とする第１のフリップフロップ（UA1）の
Ｑ出力を第２のフリップフロップ（UA2）のＤ入力信号
とすると共に第１および第２のフリップフロップは基準
のクロックをクロックとして共通に受けるように構成さ
れ、第２のフリップフロップ（UA2）のＱ出力が第３の
フリップフロップ（UA3）のクロックとなるように構成
された第１のフリップフロップ群と、 前記第２のフリップフロップ群の各部の信号を基に他方
の入力信号（INB）の状態変化に対応した信号を生成す
るゲート手段と、 このゲート手段の信号を所定の時間だけ遅延し、トリガ
入力受付可能状態のときに前記第１のフリップフロップ
群における第３のフリップフロップ（UA3）のＤ入力に
与える信号を発生する時間遅延手段 を具備したことを特徴とする。
＜作用＞ 第１のフリップフロップ群に入力される信号（INA）の
変化点に対し、その時間的な前後において他方の信号
（INB）が取り得る特定な状態を定め、これに合致した
場合に初めて時間遅延手段を介して第１のフリップフロ
ップ群の最終段にＤ入力信号を与えることにより、入力
信号（INA）の変化点に対し、その時間的な前後におい
て他方の信号（INB）の状態を条件とするトリガ信号を
第１のフリップフロップ群の前記最終段より得ることが
できる。
変化点に対し、その時間的な前後において他方の信号
（INB）が取り得る特定な状態を定め、これに合致した
場合に初めて時間遅延手段を介して第１のフリップフロ
ップ群の最終段にＤ入力信号を与えることにより、入力
信号（INA）の変化点に対し、その時間的な前後におい
て他方の信号（INB）の状態を条件とするトリガ信号を
第１のフリップフロップ群の前記最終段より得ることが
できる。
＜実施例＞ 以下図面を参照して本考案を詳細に説明する。第１図は
本考案に係るトリガ検出回路の一実施例を示す構成図で
ある。図において、UA1〜UA3およびUB1〜UB3はそれぞれ
Ｄ型フリップフロップで、UA2を除く各フリップフロッ
プはアクイジションレートに同期したクロック信号CLK
でＤ入力信号を取り込み、またUA2を含むすべてのフリ
ップフロップはリセット信号RSTによりクリアされるよ
うになっている。
本考案に係るトリガ検出回路の一実施例を示す構成図で
ある。図において、UA1〜UA3およびUB1〜UB3はそれぞれ
Ｄ型フリップフロップで、UA2を除く各フリップフロッ
プはアクイジションレートに同期したクロック信号CLK
でＤ入力信号を取り込み、またUA2を含むすべてのフリ
ップフロップはリセット信号RSTによりクリアされるよ
うになっている。
UA1はロジックレベルに正規化された一方の入力信号INA
をＤ入力端子に受け、UA2はUA1のＱ出力（qa1）をＤ入
力端子に受ける。UA3はUA2のＱ出力（qa2）をクロック
信号とする。なお、フリップフロップUA1〜UA3でなる部
分を第１のフリップフロップ群と呼ぶ。
をＤ入力端子に受け、UA2はUA1のＱ出力（qa1）をＤ入
力端子に受ける。UA3はUA2のＱ出力（qa2）をクロック
信号とする。なお、フリップフロップUA1〜UA3でなる部
分を第１のフリップフロップ群と呼ぶ。
フリップフロップUB1はロジックレベルに正規化された
他方の入力信号INBを受け、UB2はUB1のＱ出力（qb1）を
Ｄ入力端子に受け、UB3はUB2のＱ出力（qb2）をＤ入力
端子に受ける。なお、フリップフロップUB1〜UB3でなる
部分を第２のフリップフロップ群と呼ぶ。
他方の入力信号INBを受け、UB2はUB1のＱ出力（qb1）を
Ｄ入力端子に受け、UB3はUB2のＱ出力（qb2）をＤ入力
端子に受ける。なお、フリップフロップUB1〜UB3でなる
部分を第２のフリップフロップ群と呼ぶ。
G1はゲートで，入力信号INB、UB1のＱ出力、UB2のＱ出
力、UB3のＱ出力の各反転信号の論理積（AND）をとる第
１のアンドゲートである。G2は入力信号INB、UB1のＱ出
力、UB2のＱ出力、UB3のＱ出力のANDをとる第２のアン
ドゲート、G3はアンドゲートG1とアンドゲートG2の出力
の論理和（OR）を輪とる第１のオアゲートである。
力、UB3のＱ出力の各反転信号の論理積（AND）をとる第
１のアンドゲートである。G2は入力信号INB、UB1のＱ出
力、UB2のＱ出力、UB3のＱ出力のANDをとる第２のアン
ドゲート、G3はアンドゲートG1とアンドゲートG2の出力
の論理和（OR）を輪とる第１のオアゲートである。
なお、ゲートG1〜G3でなる部分をゲート手段と呼ぶ。
TDはオアゲートG3の出力信号ｇを所定の時間だけ遅延し
て出力する時間遅延素子である。G4は第３のアンドゲー
トで、外部より与えられるトリガイネーブル入力信号TE
Nで時間遅延素子の出力gdをゲートし、そのをフリップ
フロップUA3のＤ入力端子に印加するものである。時間
遅延素子TDおよびゲートG4からなる部分を時間遅延手段
と呼ぶ。
て出力する時間遅延素子である。G4は第３のアンドゲー
トで、外部より与えられるトリガイネーブル入力信号TE
Nで時間遅延素子の出力gdをゲートし、そのをフリップ
フロップUA3のＤ入力端子に印加するものである。時間
遅延素子TDおよびゲートG4からなる部分を時間遅延手段
と呼ぶ。
このような構成における動作を第２図のタイムチャート
を参照して次に説明する。この回路は、入力信号INAの
立ち上がりのタイミングの前後における入力信号INBの
状態によって、入力信号INAの立ち上がりによるトリガ
発生を許可または禁止するものである。
を参照して次に説明する。この回路は、入力信号INAの
立ち上がりのタイミングの前後における入力信号INBの
状態によって、入力信号INAの立ち上がりによるトリガ
発生を許可または禁止するものである。
すべてのフリップフロップがリセットされている状態
（第２図においてTrの時点）の後、Tteの時点において
トリガイネーブル入力信号TENが論理１（以下単に１と
いう。論理０の場合も単に０という）になり、トリガ入
力受付可能状態になる。
（第２図においてTrの時点）の後、Tteの時点において
トリガイネーブル入力信号TENが論理１（以下単に１と
いう。論理０の場合も単に０という）になり、トリガ入
力受付可能状態になる。
時点T10,T20,T30は入力信号INAの立ち上がりタイミング
を示すもので、クロックCLKと非同期である。時点T10に
おける入力信号INAの変化は、T11,T12で同期化されて、
T12においてUA3のクロック入力を第２図に示すように０
から１に立ち上がる。
を示すもので、クロックCLKと非同期である。時点T10に
おける入力信号INAの変化は、T11,T12で同期化されて、
T12においてUA3のクロック入力を第２図に示すように０
から１に立ち上がる。
フリップフロップUA3のＤ入力には次のような信号が入
力される。すなわち、入力信号INBを、クロックCLKによ
り３段のフリップフロップUB1〜UB3を３段シフトさせ、
ゲートG1〜G3においてINB、qb1、qb2、qb3がすべて１か
あるいはすべて０の場合に得られる１の出力を、時間遅
延素子TDを介して所定の時間だけ遅延し、ゲートG4を通
って出力される信号である。
力される。すなわち、入力信号INBを、クロックCLKによ
り３段のフリップフロップUB1〜UB3を３段シフトさせ、
ゲートG1〜G3においてINB、qb1、qb2、qb3がすべて１か
あるいはすべて０の場合に得られる１の出力を、時間遅
延素子TDを介して所定の時間だけ遅延し、ゲートG4を通
って出力される信号である。
時間遅延素子TDは、フリップフロップUA3のクロック入
力信号（フリップフロップUA2のＱ出力）が立ち上がる
時点でのＤ入力信号のホールド時間を確保するに足る時
間だけ遅延するようになっている。
力信号（フリップフロップUA2のＱ出力）が立ち上がる
時点でのＤ入力信号のホールド時間を確保するに足る時
間だけ遅延するようになっている。
時点T10のように入力信号INAの立ち上がりの直前にINB
の変化があった場合は、T12の時点でUA3のクロック（qa
2）が入力されるが、このときＤ入力は１にはなってお
らず、そのためUA3のＱ出力（Tout）は０のままであ
る。
の変化があった場合は、T12の時点でUA3のクロック（qa
2）が入力されるが、このときＤ入力は１にはなってお
らず、そのためUA3のＱ出力（Tout）は０のままであ
る。
また、時点T20のように入力信号INAとINBが同時変化し
た場合も、Toutは０のままである。
た場合も、Toutは０のままである。
T30の時点では、前後のある範囲内にINBの変化がないた
め、ToutはT32の時点で１となる。
め、ToutはT32の時点で１となる。
この実施例においては、入力信号INAの立ち上がりに対
する入力信号INBのデータが変化しない範囲の条件は、
前後それぞれ１クロックである。ただし、INA,INBの変
化はクロック周期より遅いものとする。
する入力信号INBのデータが変化しない範囲の条件は、
前後それぞれ１クロックである。ただし、INA,INBの変
化はクロック周期より遅いものとする。
なお、実施例ではINAの立ち上がりの前後１クロック間
でINBの変化がないことを条件としたが、同様な方法に
より条件をより広くすることも可能である。
でINBの変化がないことを条件としたが、同様な方法に
より条件をより広くすることも可能である。
また、ゲートG3の出力ではなく、ゲートG2の出力を時間
遅延素子TDに与えるようにすると、INBがINAの立ち上が
り前後で１であることを条件にすることができ、またゲ
ートG1の出力を時間遅延素子TDに与えるようにするとIN
BがINAの立ち上がり前後で０であることを条件にするこ
ともできる。
遅延素子TDに与えるようにすると、INBがINAの立ち上が
り前後で１であることを条件にすることができ、またゲ
ートG1の出力を時間遅延素子TDに与えるようにするとIN
BがINAの立ち上がり前後で０であることを条件にするこ
ともできる。
更に、ゲートG3の出力を反転して時間遅延素子TDに与え
ると、INAの立ち上がりの前後でINBの信号変化があるこ
とを条件にすることができる。
ると、INAの立ち上がりの前後でINBの信号変化があるこ
とを条件にすることができる。
＜考案の効果＞ 以上詳細に説明したように、本考案によれば、あるデー
タの変化の前後で他の信号の変化があることを条件にト
リガを発生させることが可能であり、観測データを２値
で表示するロジックアナライザにも、多値の波形データ
として表示するディジタルオシロスコープなどに利用す
ることができる。
タの変化の前後で他の信号の変化があることを条件にト
リガを発生させることが可能であり、観測データを２値
で表示するロジックアナライザにも、多値の波形データ
として表示するディジタルオシロスコープなどに利用す
ることができる。
第１図は本考案に係るトリガ検出回路の一実施例を示す
構成図、第２図は動作説明用のタイムチャート、第３図
はＤ型フリップフロップの各部の信号およびタイミング
を示す図である。 UA1〜UA3、UB1〜UB3……フリップフロップ、G1〜G4……
ゲート、TD……時間遅延素子。
構成図、第２図は動作説明用のタイムチャート、第３図
はＤ型フリップフロップの各部の信号およびタイミング
を示す図である。 UA1〜UA3、UB1〜UB3……フリップフロップ、G1〜G4……
ゲート、TD……時間遅延素子。
Claims (1)
- 【請求項１】３個のＤ型フリップフロップを備え、一方
の入力信号（INA）をＤ入力信号とする第１のフリップ
フロップ（UA1）のＱ出力を第２のフリップフロップ（U
A2）のＤ入力信号とすると共に第１および第２のフリッ
プフロップは基準のクロックをクロックとして共通に受
けるように構成され、第２のフリップフロップ（UA2）
のＱ出力が第３のフリップフロップ（UA3）のクロック
となるように構成された第１のフリップフロップ群と、 ３個のＤ型フリップフロップを備え、クロックに同期し
て第１のフリップフロップ（UB1）のＤ入力に与えられ
ている他方の入力信号（INB）が第２および第３のフリ
ップフロップに順次シフトされるように構成された第２
のフリップフロップ群と、 前記第２のフリップフロップ群の各部の信号を基に他方
の入力信号（INB）の状態変化に対応した信号を生成す
るゲート手段と、 このゲート手段の信号を所定の時間だけ遅延し、トリガ
入力受付可能状態のときに前記第１のフリップフロップ
群における第３のフリップフロップ（UA3）のＤ入力に
与える信号を発生する時間遅延手段 を具備し、２つの入力信号について、一方の信号（IN
A）の変化点に対し、その時間的な前後において他方の
信号（INB）の状態がある範囲の間変化しない条件でト
リガし、前記第１のフリップフロップ群の第３のフリッ
プフロップ（UA3）よりトリガ出力信号が得られるよう
にしたことを特徴とするトリガ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7974289U JPH075701Y2 (ja) | 1989-07-06 | 1989-07-06 | トリガ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7974289U JPH075701Y2 (ja) | 1989-07-06 | 1989-07-06 | トリガ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320542U JPH0320542U (ja) | 1991-02-28 |
| JPH075701Y2 true JPH075701Y2 (ja) | 1995-02-08 |
Family
ID=31624176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7974289U Expired - Lifetime JPH075701Y2 (ja) | 1989-07-06 | 1989-07-06 | トリガ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH075701Y2 (ja) |
-
1989
- 1989-07-06 JP JP7974289U patent/JPH075701Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320542U (ja) | 1991-02-28 |
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