JP2777982B2 - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパルス幅変調回路に係
り、特に調節可能な遅延素子を用いて基準クロックに制
限を受けずパルス幅を微細調整することにより、高密度
のパルス幅が形成されるようにしたパルス幅変調（以
下、ＰＷＭという）に関する。
り、特に調節可能な遅延素子を用いて基準クロックに制
限を受けずパルス幅を微細調整することにより、高密度
のパルス幅が形成されるようにしたパルス幅変調（以
下、ＰＷＭという）に関する。
【０００２】
【従来の技術】以下、添付図面を参照して従来のパルス
幅変調回路を説明する。図１に示すように、一定クロッ
ク（Ｚ）の入力を受けてそのクロックに同期させてカウ
ンタ値（Ｘ）を出力するカウンタ部１と、前記カウンタ
部１から発生するカウンタ値（Ｘ）の０(zero)値によっ
て動作する検出部２と、定められたパルス幅データ値を
記憶し、そのデータ値に対応するパルス幅信号（Ｙ）を
発生させるデータレジスタ部３と、前記データレジスタ
３からのパルス幅信号（Ｙ）と前記カウンタ部１からの
カウンタ値（Ｘ）とを比較して値が同一であれば出力す
る比較器４と、前記比較器４の出力と前記検出部２の出
力の入力を受けてパルス幅を変調するＲ/Ｓプリッププ
ロップ５とから構成される。
幅変調回路を説明する。図１に示すように、一定クロッ
ク（Ｚ）の入力を受けてそのクロックに同期させてカウ
ンタ値（Ｘ）を出力するカウンタ部１と、前記カウンタ
部１から発生するカウンタ値（Ｘ）の０(zero)値によっ
て動作する検出部２と、定められたパルス幅データ値を
記憶し、そのデータ値に対応するパルス幅信号（Ｙ）を
発生させるデータレジスタ部３と、前記データレジスタ
３からのパルス幅信号（Ｙ）と前記カウンタ部１からの
カウンタ値（Ｘ）とを比較して値が同一であれば出力す
る比較器４と、前記比較器４の出力と前記検出部２の出
力の入力を受けてパルス幅を変調するＲ/Ｓプリッププ
ロップ５とから構成される。
【０００３】前記のように構成された従来のＰＷＭ回路
の動作は下記の通りである。図１に示すように、入力信
号である基準クロック信号（Ｚ）をカウンタ部１でカウ
ントして、その値が‘０’であれば検出部２へ伝達し、
その値が‘１’以上であれば比較器４へ伝達する。そし
て、伝達された‘０’の値が検出部２を通してハイ信号
を発生すると、ＲＳプリッププロップ５のリセット端子
（Ｒ）にハイが入力され、伝達された‘１’以上のカウ
ンタ値（Ｘ）とデータレジスタ３からのパルス幅値
（Ｙ）とを比較器４で比較して同一であれば、ＲＳプリ
ッププロップ５のセット端子Ｓにハイが入力されるの
で、ＲＳプリッププロップ５の連続的なスイッチング動
作がＰＷＭデータ信号を発生させる。ＲＳプリッププロ
ップ５のセット信号Ｓがハイとして入力されると、リセ
ット信号が入力されるまで出力信号Ｑがハイとなり、リ
セット信号（Ｒ）が印加されると、直ちに出力信号
（Ｑ）はローとなる。
の動作は下記の通りである。図１に示すように、入力信
号である基準クロック信号（Ｚ）をカウンタ部１でカウ
ントして、その値が‘０’であれば検出部２へ伝達し、
その値が‘１’以上であれば比較器４へ伝達する。そし
て、伝達された‘０’の値が検出部２を通してハイ信号
を発生すると、ＲＳプリッププロップ５のリセット端子
（Ｒ）にハイが入力され、伝達された‘１’以上のカウ
ンタ値（Ｘ）とデータレジスタ３からのパルス幅値
（Ｙ）とを比較器４で比較して同一であれば、ＲＳプリ
ッププロップ５のセット端子Ｓにハイが入力されるの
で、ＲＳプリッププロップ５の連続的なスイッチング動
作がＰＷＭデータ信号を発生させる。ＲＳプリッププロ
ップ５のセット信号Ｓがハイとして入力されると、リセ
ット信号が入力されるまで出力信号Ｑがハイとなり、リ
セット信号（Ｒ）が印加されると、直ちに出力信号
（Ｑ）はローとなる。
【０００４】
【発明が解決しようとする課題】このような従来の技術
のＰＷＭ回路は、入力される基準クロック周波数によっ
てパルス幅が変調されるので、パルス幅を流動的に調節
することができなく、基準パルス幅の最小値より小さく
所望のパルス幅を作ることができなかった。このような
回路的な限界によって高密度のパルスを発生させるのが
不可能であった。
のＰＷＭ回路は、入力される基準クロック周波数によっ
てパルス幅が変調されるので、パルス幅を流動的に調節
することができなく、基準パルス幅の最小値より小さく
所望のパルス幅を作ることができなかった。このような
回路的な限界によって高密度のパルスを発生させるのが
不可能であった。
【０００５】本発明はかかる従来技術の問題点を解決す
るためのもので、生成されるパルス幅を円滑に調節でき
て、高密度のパルスを生成できるようにしたパルス幅変
調（ＰＷＭ）回路を提供することを目的とし、かつ、カ
ウンタ部と比較器とを不要として回路の簡単化を図るこ
とが他の目的である。
るためのもので、生成されるパルス幅を円滑に調節でき
て、高密度のパルスを生成できるようにしたパルス幅変
調（ＰＷＭ）回路を提供することを目的とし、かつ、カ
ウンタ部と比較器とを不要として回路の簡単化を図るこ
とが他の目的である。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明のＰＷＭ回路は、データパルス信号を第１選
択信号と第２選択信号に分離して出力するデータレジス
タ部と、前記第１選択信号とクロック信号を処理して遅
延信号を発生させる遅延信号発生部と、前記第２選択信
号と前記クロック信号と前記遅延信号発生部からの遅延
されたクロック信号を処理してパルス幅変調データ信号
を出力する論理ゲート部とを含むことを特徴とする。
に、本発明のＰＷＭ回路は、データパルス信号を第１選
択信号と第２選択信号に分離して出力するデータレジス
タ部と、前記第１選択信号とクロック信号を処理して遅
延信号を発生させる遅延信号発生部と、前記第２選択信
号と前記クロック信号と前記遅延信号発生部からの遅延
されたクロック信号を処理してパルス幅変調データ信号
を出力する論理ゲート部とを含むことを特徴とする。
【０００７】
【実施例】以下、添付図面を参照して本発明のＰＭＷ回
路を詳細に説明する。図２は本発明のパルス幅変調回路
の構成図、図３は本発明の遅延信号発生回路部の詳細ブ
ロック部、図４は本発明の論理ゲート部の詳細ブロック
図である。
路を詳細に説明する。図２は本発明のパルス幅変調回路
の構成図、図３は本発明の遅延信号発生回路部の詳細ブ
ロック部、図４は本発明の論理ゲート部の詳細ブロック
図である。
【０００８】まず、図２によれば、本発明のパルス幅変
調回路は、最上位ビット（ＭＳＢ）で形成されるゲート
選択信号（ｃ）と残りの下位ビットで形成される遅延選
択信号（ｂ）とから構成されたパルス幅データ信号
（ａ）が貯蔵されるデータレジスタ部１１と、遅延選択
信号（ｂ）の値によって入力される基準クロック信号
（ｅ）を遅延させて出力する遅延信号発生部１２と、基
準クロック信号（ｅ）と遅延された基準クロック信号
（ｄ）を２入力とし、ゲート選択信号（ｃ）によってＰ
ＷＭデータ信号を出力する論理ゲート部１３とから構成
される。
調回路は、最上位ビット（ＭＳＢ）で形成されるゲート
選択信号（ｃ）と残りの下位ビットで形成される遅延選
択信号（ｂ）とから構成されたパルス幅データ信号
（ａ）が貯蔵されるデータレジスタ部１１と、遅延選択
信号（ｂ）の値によって入力される基準クロック信号
（ｅ）を遅延させて出力する遅延信号発生部１２と、基
準クロック信号（ｅ）と遅延された基準クロック信号
（ｄ）を２入力とし、ゲート選択信号（ｃ）によってＰ
ＷＭデータ信号を出力する論理ゲート部１３とから構成
される。
【０００９】ここで、前記遅延信号発生部１２は、図３
に示すように、基準クロック信号を順次ｎ倍遅延させて
ｎ＋１個の遅延信号（ｄ0−ｄn）をマルチプレクサ１５
へ出力する単位遅延回路１４と、前記単位遅延回路部１
４から出力されるｎ＋１個の遅延信号（ｄ0−ｄn）及び
第１選択信号を処理し、遅延されたクロック信号の内の
一つを選択して出力するｎ＋１入力マルチプレクサ１５
とから構成する。
に示すように、基準クロック信号を順次ｎ倍遅延させて
ｎ＋１個の遅延信号（ｄ0−ｄn）をマルチプレクサ１５
へ出力する単位遅延回路１４と、前記単位遅延回路部１
４から出力されるｎ＋１個の遅延信号（ｄ0−ｄn）及び
第１選択信号を処理し、遅延されたクロック信号の内の
一つを選択して出力するｎ＋１入力マルチプレクサ１５
とから構成する。
【００１０】そして、前記論理ゲート部１３は、図４に
示すように、基準クロック信号を反転させて得た信号と
前記マルチプレクサ１５の出力信号である遅延されたク
ロック信号の入力を受け、ＮＡＮＤ処理して出力するＮ
ＡＮＤゲート１６と、基準クロック信号と前記マルチプ
レクサ１５からの遅延されたクロック信号とを処理する
ＡＮＤゲート１７と、前記ＮＡＮＤゲート１６とＡＮＤ
ゲート１５の出力信号をそれぞれの入力端子で受け、前
記データレジスタ１１の出力信号の内の最上位ビットで
あるゲート選択信号（ｃ）をストローブ端子（Ｓ）とし
て受けて、ゲート選択信号に応じて前記入力端子に入力
された２つのうちのいずれかをＰＷＭ信号として出力す
る２入力マルチプレクサ１８とから構成する。
示すように、基準クロック信号を反転させて得た信号と
前記マルチプレクサ１５の出力信号である遅延されたク
ロック信号の入力を受け、ＮＡＮＤ処理して出力するＮ
ＡＮＤゲート１６と、基準クロック信号と前記マルチプ
レクサ１５からの遅延されたクロック信号とを処理する
ＡＮＤゲート１７と、前記ＮＡＮＤゲート１６とＡＮＤ
ゲート１５の出力信号をそれぞれの入力端子で受け、前
記データレジスタ１１の出力信号の内の最上位ビットで
あるゲート選択信号（ｃ）をストローブ端子（Ｓ）とし
て受けて、ゲート選択信号に応じて前記入力端子に入力
された２つのうちのいずれかをＰＷＭ信号として出力す
る２入力マルチプレクサ１８とから構成する。
【００１１】以下、前記のように構成された本発明のＰ
ＷＭ回路に対する動作を詳細に説明する。図５は本発明
のパルス幅変調回路の動作波形図である。図５に示すよ
うに、まず、データレジスタ部１１から発生したパルス
幅信号（ａ）が遅延選択信号（ｂ）とゲート選択信号
（ｃ）に分離されてそれぞれ遅延信号発生部１２と論理
ゲート部１３に入力される。基準クロック信号（ｅ）が
単位遅延回路１４によってｎ倍（ｎ＝０、１、・・・
ｎ）だけ遅延して発生したｎ＋１個の遅延信号（ｄ0−
ｄn）がｎ＋１入力マルチプレクサ１５の入力端子に入
力される。前記ｎ＋１入力マルチプレクサ１５で遅延選
択信号（ｂ）によってｎ＋１個の遅延信号（ｄ0−ｄn）
の内の一つのみを選択して、遅延されたクロック信号
（ｄ）を決定する。この時、遅延されたクロック信号の
遅延値（ｄ）＝基本遅延回路１４の遅延値×遅延選択信
号（ｂ）の値（ここで、０≦ｄ≦ｅ/２）である。
ＷＭ回路に対する動作を詳細に説明する。図５は本発明
のパルス幅変調回路の動作波形図である。図５に示すよ
うに、まず、データレジスタ部１１から発生したパルス
幅信号（ａ）が遅延選択信号（ｂ）とゲート選択信号
（ｃ）に分離されてそれぞれ遅延信号発生部１２と論理
ゲート部１３に入力される。基準クロック信号（ｅ）が
単位遅延回路１４によってｎ倍（ｎ＝０、１、・・・
ｎ）だけ遅延して発生したｎ＋１個の遅延信号（ｄ0−
ｄn）がｎ＋１入力マルチプレクサ１５の入力端子に入
力される。前記ｎ＋１入力マルチプレクサ１５で遅延選
択信号（ｂ）によってｎ＋１個の遅延信号（ｄ0−ｄn）
の内の一つのみを選択して、遅延されたクロック信号
（ｄ）を決定する。この時、遅延されたクロック信号の
遅延値（ｄ）＝基本遅延回路１４の遅延値×遅延選択信
号（ｂ）の値（ここで、０≦ｄ≦ｅ/２）である。
【００１２】基準クロック信号（ｅ）と遅延信号発生部
１２からの信号は論理ゲート部１３のそれぞれの入力端
子に入力される。論理ゲート部１３では基準クロック信
号（ｅ）の反転信号（ｅ−）と前記マルチプレクサ１５
の出力信号である遅延されたクロック信号（ｄ）とがＮ
ＡＮＤゲート１６でＮＡＮＤ処理され（Ｐ0 ）、かつ基
準クロック信号（ｅ）と遅延されたクロック信号（ｄ）
とが論理和され（Ｐ1）、それぞれが２入力マルチプレ
クサ１８の入力端子（Ｉ0 ）、（Ｉ1 ）へ入力される。
２入力マルチプレクサ１８はストローブ信号（Ｓ）であ
るゲート選択信号（ｃ）がローであれば、入力端子（Ｉ
0）への信号をＰＷＭ出力として出力し、前記ストロー
ブ信号（Ｓ）がハイであれば、入力端子（Ｉ1 ）に入力
された信号がＰＷＭ出力として出力される。
１２からの信号は論理ゲート部１３のそれぞれの入力端
子に入力される。論理ゲート部１３では基準クロック信
号（ｅ）の反転信号（ｅ−）と前記マルチプレクサ１５
の出力信号である遅延されたクロック信号（ｄ）とがＮ
ＡＮＤゲート１６でＮＡＮＤ処理され（Ｐ0 ）、かつ基
準クロック信号（ｅ）と遅延されたクロック信号（ｄ）
とが論理和され（Ｐ1）、それぞれが２入力マルチプレ
クサ１８の入力端子（Ｉ0 ）、（Ｉ1 ）へ入力される。
２入力マルチプレクサ１８はストローブ信号（Ｓ）であ
るゲート選択信号（ｃ）がローであれば、入力端子（Ｉ
0）への信号をＰＷＭ出力として出力し、前記ストロー
ブ信号（Ｓ）がハイであれば、入力端子（Ｉ1 ）に入力
された信号がＰＷＭ出力として出力される。
【００１３】図５からも理解されるように信号Ｐ0とＰ1
とは基準クロック信号（ｅ）の１／２周期だけパルス幅
が異なる。すなわち、論理ゲート部１３へ入力されるゲ
ート選択信号（ｃ）は論理ゲート部１３で基準クロック
信号（ｅ）の１／２周期だけパルス幅を加えるかどうか
を決定する信号である。
とは基準クロック信号（ｅ）の１／２周期だけパルス幅
が異なる。すなわち、論理ゲート部１３へ入力されるゲ
ート選択信号（ｃ）は論理ゲート部１３で基準クロック
信号（ｅ）の１／２周期だけパルス幅を加えるかどうか
を決定する信号である。
【００１４】
【発明の効果】以上説明したように、本発明はクロック
信号とその遅延信号とによって新しいパルスを生成して
いるので、クロック周波数と直接関係なく高密度のパル
ス幅を生成させることができ、カウンタ部と比較器が不
要であって簡単な回路構成をなすことができるという効
果がある。
信号とその遅延信号とによって新しいパルスを生成して
いるので、クロック周波数と直接関係なく高密度のパル
ス幅を生成させることができ、カウンタ部と比較器が不
要であって簡単な回路構成をなすことができるという効
果がある。
【図１】 図１は従来のパルス幅変調回路の構成図であ
る。
る。
【図２】 本発明のパルス幅変調回路の全体構成図であ
る。
る。
【図３】 本発明の遅延信号発生部の詳細ブロック図で
ある。
ある。
【図４】 本発明の論理ゲート回路部の詳細ブロック図
である。
である。
【図５】 本発明のパルス幅変調回路の動作波形図であ
る。
る。
１１ データレジスタ １２ 遅延信号発生部 １３ 論理ゲート部 １４ 単位遅延回路 １５ ｎ＋１入力マルチプレクサ １６ ＮＡＮＤゲート（第１論理ゲート） １７ ＡＮＤゲート（第２論理ゲート） １８ ２入力マルチプレクサ ａ パルス幅データ信号 ｂ 遅延選択信号（第１選択信号） ｃ ゲート選択信号（第２選択信号） ｄ 遅延されたクロック信号 ｅ 基準クロック信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 7/04 A H03K 5/04
Claims (3)
- 【請求項１】 データパルス信号を最上位信号とそれ以
外の残りの下位信号とに分離し、前記下位信号を第１選
択信号として、前記最上位信号を第２選択信号としてそ
れぞれ出力するデータレジスタ部と、 前記第１選択信号とクロック信号とを受け、前記第１選
択信号に応じて前記クロック信号を遅延させて、遅延さ
せたクロック信号を発生する遅延信号発生部と、 前記第２選択信号と、前記クロック信号と、前記遅延信
号発生部からの前記遅延されたクロック信号とを受ける
論理ゲート部であって、前記クロック信号と前記遅延さ
れたクロック信号とから、前記クロック信号の周期の１
／２に相当する分だけ相互にパルス幅の異なる２つの信
号を生成し、これらの２つの信号の何れかを、前記第２
選訳信号に応じて選択してパルス幅変調データ信号とし
て出力する論理ゲート部と、 を有することを特徴とするパルス幅変調回路。 - 【請求項２】 遅延信号発生部は、クロック信号を順次
Ｎ倍遅延させて出力する単位遅延回路部と、前記単位遅
延回路部の出力と第１選択信号を処理して遅延されたク
ロック信号を出力する遅延信号選択部とを有することを
特徴とする請求項１記載のパルス幅変調回路。 - 【請求項３】 論理ゲートは、反転されたクロック信号
と遅延されたクロック信号を処理する第１論理ゲート
と、クロック信号と前記遅延されたクロック信号を処理
する第２論理ゲートと、前記第１、第２論理ゲートの出
力を入力とし、前記第２選択信号でいずれかを選択して
ＰＷＭ信号を出力するゲート選択部とを有することを特
徴とする請求項１記載のパルス幅変調回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950020840A KR0151261B1 (ko) | 1995-07-14 | 1995-07-14 | 펄스폭 변조 회로 |
| KR20840/1995 | 1995-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936714A JPH0936714A (ja) | 1997-02-07 |
| JP2777982B2 true JP2777982B2 (ja) | 1998-07-23 |
Family
ID=19420686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7300511A Expired - Fee Related JP2777982B2 (ja) | 1995-07-14 | 1995-10-26 | パルス幅変調回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5638017A (ja) |
| JP (1) | JP2777982B2 (ja) |
| KR (1) | KR0151261B1 (ja) |
| DE (1) | DE19546805C2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223952A (ja) * | 1996-02-15 | 1997-08-26 | Mitsubishi Electric Corp | 可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路 |
| US5933050A (en) * | 1996-05-22 | 1999-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit |
| US5841305A (en) * | 1997-03-20 | 1998-11-24 | Cypress Semiconductor Corp. | Circuit and method for adjusting duty cycles |
| JPH1155084A (ja) * | 1997-07-29 | 1999-02-26 | Matsushita Electric Works Ltd | 出力遅延回路 |
| DE19933115A1 (de) * | 1999-07-19 | 2001-01-25 | Mannesmann Vdo Ag | Verfahren zur Modulation eines Grundtaktes für digitale Schaltungen und Taktmodulator zur Ausführung des Verfahrens |
| JP3586620B2 (ja) * | 2000-05-30 | 2004-11-10 | Ｎｅｃマイクロシステム株式会社 | 半導体装置 |
| US6856373B2 (en) | 2000-08-29 | 2005-02-15 | Fujitsu Display Technologies Corporation | Liquid crystal display apparatus and reduction of electromagnetic interference |
| GB0100935D0 (en) * | 2001-01-13 | 2001-02-28 | Riverwood Int Corp | A paperboard carton |
| DE10337418A1 (de) * | 2003-08-14 | 2004-09-23 | Infineon Technologies Ag | Integrierte Digitalschaltung |
| DE10351116B4 (de) * | 2003-11-03 | 2007-11-29 | Infineon Technologies Ag | Frequenzgenerator |
| DE10355320B3 (de) * | 2003-11-27 | 2005-04-14 | Infineon Technologies Ag | Hochauflösender digitaler Pulsweitenmodulator und Verfahren zum Erzeugen eines hochaufgelösten pulsweitenmodulierten Signals |
| US8411716B2 (en) | 2011-01-26 | 2013-04-02 | Institut National D'optique | Circuit assembly for controlling an optical system to generate optical pulses and pulse bursts |
| KR101330513B1 (ko) | 2012-08-29 | 2013-11-18 | 어보브반도체 주식회사 | 고해상도 펄스 폭 변조 신호 생성 회로 |
| KR101422961B1 (ko) | 2012-12-27 | 2014-07-23 | 삼성전기주식회사 | 역률 보상 회로 구동 장치 |
| US10357697B2 (en) | 2015-02-19 | 2019-07-23 | Acushnet Company | Weighted iron set |
| US10463933B2 (en) | 2015-02-19 | 2019-11-05 | Acushnet Company | Weighted iron set |
| US11451233B2 (en) | 2020-11-20 | 2022-09-20 | Stmicroelectronics International N.V. | Pulse width modulator with reduced pulse width |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2037959A1 (de) * | 1970-07-30 | 1972-02-10 | Licentia Gmbh | Verfahren und Schaltungsanordnung zum Dar stellen oder Aufzeichnen einer Folge binarer Bits |
| DE3625843A1 (de) * | 1986-07-30 | 1988-02-11 | Siemens Ag | Schirmgitterelektronenroehre, insbesondere sendetetrode hoher leistung und hoher frequenzen |
| US4755704A (en) * | 1987-06-30 | 1988-07-05 | Unisys Corporation | Automatic clock de-skewing apparatus |
| GB8818665D0 (en) * | 1988-08-05 | 1988-09-07 | Crosfield Electronics Ltd | Methods & apparatus for synchronising clock signals |
| JP2949349B2 (ja) * | 1989-06-22 | 1999-09-13 | コニカ株式会社 | パルス幅変調回路 |
| JPH0736515B2 (ja) * | 1989-09-14 | 1995-04-19 | 株式会社東芝 | 位相比較器 |
| US5177481A (en) * | 1990-08-01 | 1993-01-05 | Mita Industrial Co., Ltd. | Data generator for controlling pulse width |
| US5065042A (en) * | 1990-08-01 | 1991-11-12 | Vlsi Technology, Inc. | Self-configuring clock interface circuit |
| US5124573A (en) * | 1990-12-20 | 1992-06-23 | International Business Machines | Adjustable clock chopper/expander circuit |
| US5204559A (en) * | 1991-01-23 | 1993-04-20 | Vitesse Semiconductor Corporation | Method and apparatus for controlling clock skew |
| KR940005785B1 (ko) * | 1991-12-31 | 1994-06-23 | 현대전자산업 주식회사 | 어드레스 전이 검출회로 |
| US5406132A (en) * | 1992-01-21 | 1995-04-11 | Advantest Corporation | Waveform shaper for semiconductor testing devices |
| US5208559A (en) * | 1992-05-29 | 1993-05-04 | Analog Devices, Inc. | Pulse shaping system for a pulse width modulation system |
| US5438303A (en) * | 1992-07-14 | 1995-08-01 | Sony Corporation | Pulse with modulation apparatus with plural independably controllable variable delay devices |
| KR950004855B1 (ko) * | 1992-10-30 | 1995-05-15 | 현대전자산업 주식회사 | 반도체 메모리 소자의 어드레스 전이 검출 회로 |
| KR970005993B1 (ko) * | 1992-12-22 | 1997-04-22 | 사토 후미오 | 듀티판별회로 |
| JPH06278320A (ja) * | 1993-03-25 | 1994-10-04 | Matsushita Electric Ind Co Ltd | 電子写真装置 |
| US5475322A (en) * | 1993-10-12 | 1995-12-12 | Wang Laboratories, Inc. | Clock frequency multiplying and squaring circuit and method |
| JP2959372B2 (ja) * | 1993-12-03 | 1999-10-06 | 日本電気株式会社 | クロック生成回路 |
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