JP3586620B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、メモリ回路、センスアンプ、及びこのセンスアンプの活性化期間を設定するためのディレィ部を備え、このディレィ部を外部回路を用いず、また広いパルス幅のディレィ出力信号を得るための半導体装置に関する。
【0002】
【従来の技術】
半導体メモリは、半導体によるメモリ回路、センスアンプ、及びディレィ部を備えて構成されている。前記メモリ回路からデータを読み出すとき、半導体装置の特性や仕様に合ったタイミングでセンスアンプを動作(活性化)させる必要があるが、このセンスアンプの動作をディレィ部の出力信号により制御している。この出力信号の幅(パルス幅)は、ディレィ部により決定される。ディレィ部における出力パルス幅の決定には、(i)ディレイ素子の段数の増減する方法、(ii)デプレッションタイプのNchトランジスタ(容量デプレッショントランジスタ)を用い、そのソース・ドレインをGNDレベルにし、ゲートを信号線に接続し、そのゲート容量を利用したトランジスタのディメンジョンを増減させる方法等がある。一般に、ディレイ回路のパルス幅は50ns〜100ns程度であるが、製品仕様によっては、200ns〜1msの長いパルス幅を要求されることがある。
【0003】
図7は従来の半導体装置を示す。この構成は、パルス幅の調節をカウンタを用いて行うもので、特開平11−220365号公報に開示されている。
この構成は、期待値発生回路70、カウンタ71、比較器72、ディレイ制御回路73、ディレイライン74、及びインバータ75よりなる。
期待値発生回路70は入力クロック信号76の1周期当たりの出力クロック信号77のパルス数についての期待値を発生し、カウンタ71は出力クロック信号17のパルス数をカウントする。比較器72は、カウンタ71からのカウント値と期待値発生回路70からの期待値とを比較する。ディレイ制御回路73は、比較器72からの情報に基づいてディレイ値を制御する。ディレイライン74は、ディレイ制御回路73からの複数の制御信号Sdによりディレイ値を変更する。ディレイライン74とインバータ75により、リングオシレータが構成されている。
【0004】
次に、図7の構成の動作について説明する。カウンタ71は、入力クロック信号16の1周期内の出力クロック信号17のパルス数をカウントする。期待値発生回路70は、入力クロツク信号の1周期の間、理想的な出力クロツク信号17のパルス数のカウント値を生成し、これを期待値として比較器72に入力する。例えば、32KHzの入力クロック信号16から32MHzの出力クロック信号17を得たい場合、(1/32000)/(1/32000000)=1000の期待値をバイナリ・データで発生する。比較器72は、入力クロック信号16の周期ごとにカウンタ71のカウント値と期待値発生回路70の期待値とを比較し、期待値の方が大きければDOWN信号、期待値の方が小さければUP信号を出力する。また、期待値とカウント値とが等しい場合には、DOWN信号もUP信号も出力されない。カウンタ71は、比較器72で比較が行われると、直ちにリセットされ次のカウント動作に入る。ディレイ制御回路73は、比較器72からのUP信号又はDOWN信号に応じて、ディレイライン74のディレイ値を制御するn個のディレイ制御信号Sdを出力する。
【0005】
比較器12からUP信号が出力されたとき、ディレイ制御回路73からのディレイ制御信号Sdのうち、“1”の状態にある信号の個数を1個増加させ、リングオシレータの出力クロック信号17の周波数を低下させる。この結果、入力クロック信号16の次の周期後の比較においては、カウンタ71のカウント値が前回より小さくなる。比較器72による比較の結果、期待値の方が小さければ、更にUP信号が出力され、複数のディレイ制御信号Sdのうち、“1”の状態にある信号の個数を更に1個増加させる。このような処理を繰り返し実行すると、最終的に期待値とカウント値は一致するようになる。
【0006】
一方、比較器72によるカウント値と期待値との比較の結果、期待値の方が大きい場合には、比較器72からDOWN信号が出力される。DOWN信号が出力されたとき、ディレイ制御信号Sdのうち“1”の状態にある信号の個数を1個減少させることにより、リングオシレータの出力クロック信号の周波数は上昇する。その結果、入力クロック信号の次の周期後の比較では、カウンタ71のカウント値が前回より大きくなる。再度、比較器72で比較の結果、期待値の方が大きければ更にDOWN信号が出力され、ディレイ制御信号Sdのうち“1”の状態にある信号の個数をさらに1個減少させる。このような動作を繰り返すうちに、期待値とカウント値が一致するようになる。
【0007】
【発明が解決しようとする課題】
しかし、従来の半導体装置によると、カウンタ71に外部からクロック信号(入力クロック信号16)を入力し、このクロック信号に基づいてカウントアップを行っている。このため、メモリ動作に内部クロックは必須であっても外部クロックを必要としない半導体装置の場合でも、外部クロックを入力しなければならず、設計上の制約が生じるという問題がある。
また、例えば、ユーザが要求する仕様等に合わせて1msのような長いパルス幅を生成しようとすると、ディレイ素子を構成するトランジスタの数が10倍以上に増大するため、チップ面積も増大するという問題がある。
【0008】
本発明の目的は、外部クロックを用いずにディレイ部を動作することができ、さらに、極端に長いパルス幅が必要なときでも回路規模を大きくすることなく構成可能な半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、第1の特徴として、トリガ信号を起点にして、所望のパルス幅の時間内に複数のパルス信号を発生すると共に、ディレイ出力信号の終期を決定する信号を前記複数のパルス信号を合成した合成信号により生成するカウンタと、前記カウンタからの複数のパルス信号に同期した入力パルス信号及び前記トリガ信号に基づいて前記カウンタをカウントアップさせるカウントアップ信号を出力するディレイ回路を備えることを特徴とする半導体装置を提供する。
【0010】
この構成によれば、ディレイ回路から出力されるカウントアップ信号がカウンタに入力されると、カウンタからは複数のディレィ設定用のパルス信号が出力されるほか、ディレイ出力信号の終期を決定するための信号が出力される。カウンタから出力された複数のパルス信号は、遅延時間の設定のためのパルス信号となってディレイ回路に入力され、カウンアップ信号が生成される。したがって、内部でディレィ設定用のパルス信号が作られるため、外部からクロック信号を入力する必要がなくなり、設計上の制約が無くなる。また、任意のパルス幅の生成をディレイ素子を多くすることなく実現できるので、チップ面積を増大させることもない。
【0011】
本発明は、上記の目的を達成するため、第2の特徴として、トリガ信号を起点にして、所望のパルス幅の時間内に発生する第1の複数のパルス信号、及び前記複数のパルス信号のそれぞれを合成した第1の合成信号を出力する第1のカウンタと、前記第1のカウンタから出力された前記第1の複数のパルス信号のそれぞれに同期した第2の複数のパルス信号を発生させると共に、前記第2の複数のパルス信号のそれぞれを合成した第2の合成信号をディレイ出力信号の終期を決定するための信号として発生させる第2のカウンタと、前記第1及び第2のカウンタからの前記第1及び第2の複数のパルス信号に同期した入力パルス信号及び前記トリガ信号に基づいて前記第1のカウンタをカウントアップさせるカウントアップ信号を出力するディレイ回路を備えることを特徴とする半導体装置を提供する。
【0012】
この構成によれば、ディレイ回路から出力されるカウントアップ信号が第1のカウンタに入力されると、第1のカウンタからは複数のパルス信号と第2のカウンタをカウントアップするための信号が出力される。第2のカウンタは、ディレィ設定用の複数のパルス信号と、ディレイ出力信号の終期を決定するための信号を出力する。第1及び第2のカウンタから出力された複数のパルス信号は、遅延時間設定のためのパルス信号となってディレイ回路に入力され、カウンアップ信号が生成される。したがって、内部でディレィ設定用のパルス信号が作られるため、外部からクロック信号を入力する必要がなくなり、設計上の制約が無くなる。また、任意のパルス幅の生成をディレイ素子を多くすることなく実現できるので、チップ面積を増大させることもない。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
〔第1の実施の形態〕
図1は本発明の半導体装置を示す。ここでは、半導体装置のディレィ回路部のみを図示し、他の構成部分の図示は省略している。
ディレィ回路部は、1パルス発生回路1、NAND回路2、インバータ3、ディレイ回路4、カウンタ5、及びフリップフロップ6を備えて構成されている。フリップフロップ6及びNAND回路2には、ディレイパルス発生トリガ信号(TRIGGER )DPTが入力される。1パルス発生回路1の出力端子にはNAND回路2の一方の入力端子が接続され、NAND回路2の出力端子には、インバータ3を介してディレイ回路4が接続され、このディレイ回路4の出力信号がカウンタ5にカウントアップ信号(COUNT UP)23として入力される。
【0014】
カウンタ5は、カウントアップを行うと、複数のパルス信号としての中間キャリー信号20(CARRY1,2,3)と単一パルス信号としての最終キャリー信号(CARRY END)21を出力する。中間キャリー信号は、1パルス発生回路1に入力され、また、最終キャリー信号21はフリップフロップ6に入力される。1パルス発生回路1は1パルスを出力し、この信号はNAND回路2及びインバータ3を介してディレイ回路4に入力される。フリップフロップ6は、ディレイパルス発生トリガ信号DPTによってセット(Sバー)され、最終キャリー信号21によってリセット(Rバー)されることによりパルスが合成され、出力信号17が生成される。したがって、ディレイ回路4から出力されるパルス幅は、所望カウントの数倍のパルス幅が得られる。
【0015】
次に、図1の構成における動作の概略を説明する。
ディレイパルス発生トリガ信号DPTは、NAND回路2及びインバータ3を介してディレイ回路4に入力される。ディレイ回路4は、パルスの立ち上がりを遅らせることによりパルス幅を広くする。このディレイ回路4によるパルス信号はカウンタ5に供給され、カウントアップが行われる。カウンタ5の出力信号は、中間キャリー信号20として1パルス発生回路1に供給される。また、最終キャリー信号21はフリップフロップ6にリセット信号として供給される。中間キャリー信号20が1パルス発生回路1に入力されることにより、1パルス発生回路1は入力信号の立ち上がり毎に1パルスを発生し、この信号をNAND回路2及びインバータ3を介してディレイ回路4に戻される。また、フリップフロップ6はディレイパルス発生トリガ信号DPTによりセットされ、リセットがカウンタ5の最終キャリー信号21により行われることによりパルスが合成される。
【0016】
図2は図1に示した半導体装置の詳細を示す。
1パルス発生回路1は、1パルス発生器11,12,13、NAND回路14、及びバッファ15より構成される。1パルス発生器11,12,13には、中間キャリー信号(CARRY0,1,2)が入力される。ディレィ回路4はディレィ部材41を備えて構成され、このディレィ回路4と1パルス発生回路1の間にはNAND回路2及びインバータ3が設けられている。ディレィ部材41には、IC化に適したトランジスタ型ディレイ素子を用いている。
【0017】
カウンタ5は、COUNT UP(カウントアップ)信号18が入力されるNAND回路51、RESET(リセット)信号19が入力されるディレィ素子52、NAND回路51の出力信号を反転出力するインバータ53、ディレィ素子52の出力信号を反転出力するインバータ54、このインバータ54の出力信号を反転出力するインバータ55、このインバータ55の出力信号を反転出力するインバータ56、ラッチ回路57a〜57d、及びラッチ回路57dの出力信号とインバータ54の出力信号が入力されるOR回路58を備えて構成される。ラッチ回路57aには、インバータ56及びインバータ53の出力信号が入力され、ラッチ回路57bにはラッチ回路57a及びインバータ53の出力信号が入力され、ラッチ回路57cにはラッチ回路57b及びインバータ53の出力信号が入力され、ラッチ回路57dにはラッチ回路57c及びインバータ53の出力信号が入力される。さらに、フリップフロップ6は、NAND回路61,62を備えて構成されている。
【0018】
図2において、NAND回路2及びインバータ3を介してディレイ回路4にディレイパルス発生トリガDPTが入力されるのと同時に、カウンタ5の各ラッチ57a〜57dのそれぞれにリセット信号が入力される。ディレイ回路4の出力信号23(COUNT UP)は、クロックアップ信号としてカウンタ5のインバータ55に入力される。カウンタ5により生成された中間キャリー信号20(CARRY0,1,2)は、1パルス発生回路1の1パルス発生器11,12,13に入力され、CARRY0〜2のそれぞれの“L”レベルから“H”レベルへの変化に応じて1パルス発生器11〜13から出力信号が発生し、NAND回路14を通して得られた1パルス信号が、ディレイパルス発生トリガDPTと同様のパルスとしてディレイ回路4にNAND回路2及びインバータ3を介して入力される。
【0019】
図2において、カウンタ5のラッチ回路57a〜57dを常時動作させた状態にしているが、これを1〜4個の間で使用個数を選択できるようにすれば、複数種のディレィ時間を設定することができる。この場合、選択した個数にかかわらずパルス発生回路1のNAND回路14の入力論理が実現されるような構成にしておく必要がある。
【0020】
図3は、本発明の半導体装置の各部の動作を示す。
図1〜図3を参照して本発明の動作について説明する。
まず、ディレイパルス発生トリガDPTが“H”から“L”レベルに変化するとフリップフロップ6がセットされ、これにより合成パルスであるDELAY
PULSE(出力信号17)の出力が開始される。また、カウンタ5の最終キャリー信号21(CARRY END)が“L”から“H”レベルに変化すると、フリップフロップ6はリセットされ、出力信号17の出力が遮断される。1パルス発生回路1は、カウンタ5からの中間キャリー信号20(CARRY0〜2)のいずれかが“L”から“H”レベルに変化したとき、短い幅のパルス(1パルス)を出力する。ディレイ回路4は、1パルス発生回路1からの1パルス信号の入力に応じて動作し、1パルス信号が“H”から“L”レベルに変化したときには遅延を行わず、“L”から“H”レベルに変化のときにのみ遅延を行うように動作し、これによりディレイ回路4からは、所望のパルス幅にされたカウントアップ信号23(COUNT UP)が出力される。
【0021】
カウンタ5においては、ディレィ素子52、インバータ54,55,56を通してリセット信号19が入力されることにより、ラッチ回路57a〜57dがリセットされる。このリセットにより、中間キャリー信号20(CARRY0〜2)と最終キャリー信号21は、同時に“L”レベルに設定される。ついで、カウントアップ信号(COUNT UP)の“L”から“H”レベルに変化したのを受けてラッチ57aが“H”レベル信号を取り込むため、中間キャリー信号20のCARRY0が“L”から“H”レベルになる。カウントアップが進み、カウントアップ信号23(COUNT UP)が“L”から“H”レベルになると、ラッチ57bが“H”レベル信号を取り込むため、中間キャリー信号20(CARRY1)が“L”から“H”レベルに変化する。更に、カウントアップが繰り返されることにより、最終キャリー信号21が“L”から“H”レベルに変化する。この最終キャリー信号21がフリップフロップ6に印加されるため、フリップフロップ6からはDELAY PULSE(出力信号17)が出力される。
【0022】
〔第2の実施の形態〕
図4は本発明の第2の実施の形態を示す。
本実施の形態は、図2のディレイ回路4のディレィ部材41を、抵抗型ディレイ回路46に置き換えたものである。抵抗型ディレイ回路46は、図4に示すように、インバータ42a,42b,42c,42d、直列接続された抵抗43a,43b,43c,43d,43e,43f,43g、抵抗の相互間及び抵抗43gの出力端に接続された容量デプレッション型トランジスタ44a,44b,44c,44d,44e,44f,44g,44h、及びN型MOSトランジスタ45a,45b,45cを備えて構成されている。
【0023】
インバータ42aは入力信号(インバータ3の出力信号)を反転出力し、インバータ42bはインバータ42aの出力信号を反転出力する。容量デプレッション型トランジスタ44a〜44hは、抵抗43a〜43gの各出力端にゲートが接続され、そのソースとドレインが接続され、さらにMOSトランジスタ44a〜44hにおいて共通接続されている。これにより、容量デプレッション型トランジスタ44a〜44hのそれぞれはRC積分回路の容量部を形成している。MOSトランジスタ45aは、ドレインとソースが抵抗43dの出力端とグランド間に接続され、ゲートがインバータ42aの出力端に接続されている。また、N型MOSトランジスタ45b,45cはドレインとソースが並列接続された状態で、抵抗43gの出力端とグランド間に接続され、ゲートは共にインバータ42aの出力端に接続されている。抵抗43gの出力端の信号はインバータ42c,42dを介して取り出され、カウンタ5へ出力される。
N型MOSトランジスタ45a〜45cは、ドレイン〜ソース間の電圧が“L”から“H”レベルに変化するとき、その立ち上がり特性を改善し、波形になまりが生じないようにするために用いられる。ここでは、RC積分回路を7段としたが、この数は出力したいパルス幅(遅延時間)に応じて任意に設定することができる。
【0024】
図4の構成においては、インバータ42bより出力された入力信号(中間キャリー信号)が7段構成のRC積分回路によって順次遅延されることにより、所定のパルス幅に拡張された信号が抵抗43gの出力端から出力される。また、入力信号の立ち上がり時点でN型MOSトランジスタ45a,45b,45cがオンになることで、波形の改善が行われる。図4の構成によれば、トランジスタ型ディレィ素子に比べ、使用トランジスタ数を少なくできるので、電圧依存の小さいディレイパルスが得られるという特徴がある。
【0025】
〔第3の実施の形態〕
図5は、本発明の第3の実施の形態を示す。図5においては、図1に示したと同一である部分についての説明は省略し、また、同一部分については同一引用数字を用いている。本実施の形態は、カウンタカウンタを追加して入れ子にしたことにより、ディレイ素子の数を増加することなく、より幅の広いパルスが得られるようにしたところに特徴がある。
【0026】
図5に示すように、本実施の形態は、図1の構成に対し、1パルス発生回路及びカウンタのそれぞれを2個にしている。カウンタ5の最終キャリー信号21(CARRY END1)を第2のカウンタ7に入力し、このカウンタ7の最終キャリー信号22(CARRY END2)はフリップフロップ6へ送出される。また、カウンタ7から出力される中間キャリー信号24(CARRY3,4,5)は、カウンタ5の中間キャリー信号20と同様に、1パルス発生回路1に印加される。カウンタ7のリセットは、外部から与えられるリセット信号19によって行われ、カウンタ5のリセットは自己リセット、すなわちカウンタ5から出力された最終キャリー信号21を用いて行われる。
【0027】
図6は、図5の構成による半導体装置の動作を示す。
図5及び図6を参照し、第3の実施の形態の動作を説明する。
まず、ディレイパルス発生トリガDPTが、“H”から“L”レベルに変化することによりフリップフロップ6がセットされる。このセットにより合成パルス(DELAY PULSE=出力信号17)の出力が開始される。また、フリップフロップ6のリセットは、カウンタ7の最終キャリー信号(CARRY END2)22が“L”から“H”レベルに変化したことをもって行われ、出力信号17の出力が遮断される。
【0028】
1パルス発生回路1は、カウンタ5からの中間キャリー信号20(CARRY0〜2)のいずれかが“L”から“H”レベルに変化したとき、短い幅のパルス(1パルス)を出力する。ディレイ回路4は、1パルス発生回路1からの1パルス信号の入力に応じて動作し、1パルス信号が“H”から“L”レベルに変化したときには遅延は行わず、“L”から“H”レベルに変化のときには遅延が行われる。これにより、ディレイ回路4はカウントアップ信号23(COUNT UP)を所望のパルス幅にして出力する。
【0029】
カウンタ5はリセット信号19が入力されたときにリセットされ、中間キャリー信号20(CARRY0〜2)と最終キャリー信号21が同時に“L”レベルになる。以後、ディレイ回路4からカウントアップ信号(COUNT UP)が入力される毎に中間キャリー信号20(CARRY0〜2)が順次出力され、これらの信号は1パルス発生回路1に入力される。CARRY0〜2のそれぞれの立ち下がり(“H”から“L”レベルへの変化)に同期して、カウンタ5からは最終キャリー信号21(CARRY END1)が発生する。この最終キャリー信号21は、1パルス発生回路8のリセットに用いられるほか、カウンタ7に印加され、カウンタ7のカウントアップに用いられる。
【0030】
カウンタ7では、最終キャリー信号21内の各波形の立ち上がりに同期して、中間キャリー信号(CARRY3〜5)24が順次生成され、1パルス発生回路1へ送出される。また、カウンタ7からはカウンアップと共に最終キャリー信号(CARRY END2)22が生成され、フリップフロップ6のリセット端子に入力される。したがって、フリップフロップ6からは、ディレイパルス発生トリガDPTの立ち下がり時点から最終キャリー信号22の“L”→“H”レベルの変化時点までをパルス幅とした合成パルス(出力信号17)が出力される。
図6から明らかなように、カウンタ5の最終キャリー信号21によりカウンタ7から中間キャリー信号(CARRY3〜5)24を生じさせ、このCARRY3〜5に基づいて最終キャリー信号22を生成しているため、ディレイ素子の数を増加することなく、カウンタが1つの場合よりも幅の広いパルスを得ることができる。
【0031】
【効果の説明】
以上説明した通り、本発明の半導体装置によれば、ディレイ回路から出力されるカウントアップ信号に基づいてカウンタから複数のパルス信号と、ディレイ出力信号の終期を決定するための信号を出力し、前記複数のパルス信号を遅延時間の設定のためのパルス信号として利用し、外部クロックを必要としない構成にしたので、設計上の制約が無くなる。また、任意のパルス幅の生成をディレイ素子を多くすることなく実現できるので、チップ面積を増大させることもない。
【0032】
また、本発明の他の半導体装置によれば、第1,第2のカウンタを設け、ディレイ回路からのカウントアップ信号を第2のカウンタに入力し、このカウンタから複数のパルス信号と第1のカウンタをカウントアップするための信号を出力し、第1のカウンタから複数のパルス信号とディレイ出力信号の終期を決定するための信号を出力し、2つのカウンタから出力された各複数のパルス信号を遅延時間設定のためのパルス信号として利用する構成にしたので、外部からクロック信号を入力する必要がなくなり、設計上の制約が無くなる。また、任意のパルス幅の生成をディレイ素子を多くすることなく実現できるので、チップ面積を増大させることもない。
【図面の簡単な説明】
【図1】本発明の半導体装置の主要部の構成を示すブロック図である。
【図2】図1に示した半導体装置の詳細を示す回路図である。
【図3】本発明の半導体装置の各部の動作を示すタイミングチャートである。
【図4】本発明の第2の実施の形態を示すディレイ回路の回路図である。
【図5】本発明の第3の実施の形態の主要部の構成を示すブロック図である。
【図6】第3の実施の形態の各部の動作を示すタイミングチャートである。
【図7】従来の半導体装置の構成を示すブロック図である。
【符号の説明】
1,8 1パルス発生回路
2,51,61,62 NAND回路
3 インバータ
4 ディレイ回路
5,7 カウンタ
6 フリップフロップ
41 ディレィ部材
42a〜42d,53〜56 インバータ
43a〜43g 抵抗
44a〜44h 容量デプレッション型トランジスタ
45a,45b,45c トランジスタ
46 抵抗型ディレイ回路
57a〜57d ラッチ回路
58 OR回路
Claims (10)
- ディレイパルス発生トリガ信号を起点にして、所望のパルス幅の時間内に複数の中間キャリー信号を発生すると共に、ディレイ出力信号の終期を決定する最終キャリー信号を前記複数の中間キャリー信号を合成した合成信号により生成するカウンタと、
前記カウンタからの前記複数の中間キャリー信号に同期した入力パルス信号及び前記ディレイパルス発生トリガ信号に基づいて前記カウンタをカウントアップさせるカウントアップ信号を出力するディレイ回路を備えることを特徴とする半導体装置。 - 前記カウンタは、前記ディレイパルス発生トリガ信号によりセットされると共に前記カウンタから出力された前記最終キャリー信号によりリセットされることにより前記ディレイ出力信号を生成するフリップフロップと、
前記カウンタから出力された前記複数の中間キャリー信号のそれぞれに同期した前記入力パルス信号を生成して前記ディレイ回路に印加する1パルス発生回路が接続されていることを特徴とする請求項1記載の半導体装置。 - 前記カウンタは、ディレイ設定時間に応じた数が直列接続された複数のラッチ回路を備え、前記ディレイパルス発生トリガ信号を起点にして、前記ディレイ回路からの前記カウントアップ信号に同期した前記複数の中間キャリー信号を前記複数のラッチ回路から段階的に出力することを特徴とする請求項2記載の半導体装置。
- 前記ディレイ回路は、トランジスタ型ディレイ素子、又は抵抗型ディレイ素子を用いたことを特徴とする請求項1記載の半導体装置。
- 前記抵抗型ディレイ素子は、入・出力間に直列に接続して挿入された複数の抵抗と、
前記複数の抵抗のそれぞれの出力端に接続された複数の容量デプレッショントランジスタと、
前記複数の抵抗の中間部及び終端に接続され、前記複数の抵抗の入力端に印加された入力信号によりオン/オフ動作する複数のトランジスタを備えることを特徴とする請求項4記載の半導体装置。 - ディレイパルス発生トリガ信号を起点にして、所望のパルス幅の時間内に発生する第1の複数の中間キャリー信号、及び前記第1の複数の中間キャリー信号のそれぞれを合成した第1の最終キャリー信号を出力する第1のカウンタと、
前記第1のカウンタから出力された前記第1の複数の中間キャリー信号のそれぞれに同期した第2の複数の中間キャリー信号を発生させると共に、前記第2の複数の中間キャリー信号のそれぞれを合成した第2の最終キャリー信号をディレイ出力信号の終期を決定するための信号として発生させる第2のカウンタと、
前記第1及び第2のカウンタからの前記第1及び第2の複数の中間キャリー信号に同期した入力パルス信号及び前記ディレイパルス発生トリガ信号に基づいて前記第1のカウンタをカウントアップさせるカウントアップ信号を出力するディレイ回路を備えることを特徴とする半導体装置。 - 前記第2のカウンタは、前記ディレイパルス発生トリガ信号によりセットされると共に前記第2のカウンタから出力された前記第2の最終キャリー信号によりリセットされることにより前記ディレイ出力信号を生成するフリップフロップと、
前記第1及び第2のカウンタから出力される前記複数の第1及び第2の中間キャリー信号のそれぞれに同期した前記入力パルス信号を生成して前記ディレイ回路に印加する1パルス発生回路を備えることを特徴とする請求項6記載の半導体装置。 - 前記第1及び第2のカウンタは、ディレイ設定時間に応じた数が直列接続された複数のラッチ回路を備え、前記ディレイパルス発生トリガ信号を起点にして、前記ディレイ回路からの前記カウントアップ信号に同期した前記複数の中間キャリー信号を前記複数のラッチ回路から段階的に出力することを特徴とする請求項6記載の半導体装置。
- 前記ディレイ回路は、トランジスタ型ディレイ素子、又は抵抗型ディレイ素子を用いていることを特徴とする請求項6記載の半導体装置。
- 前記抵抗型ディレイ素子は、入・出力間に直列に接続して挿入された複数の抵抗と、
前記複数の抵抗のそれぞれの出力端に接続された複数の容量デプレッショントランジスタと、
前記複数の抵抗の中間部及び終端に接続され、前記複数の抵抗の入力端に印加された入力信号によりオン/オフ動作する複数のトランジスタを備えることを特徴とする請求項9記載の半導体装置。
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