JPH0622319B2

JPH0622319B2 - 遅延装置

Info

Publication number: JPH0622319B2
Application number: JP59278418A
Authority: JP
Inventors: 英夫青木
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1984-12-25
Filing date: 1984-12-25
Publication date: 1994-03-23
Anticipated expiration: 2009-03-23
Also published as: JPS61150516A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はクロックパルス列の遅延装置に係り、特に複数
個の制御目標値パターンをプレプログラム制御方式によ
り制御するプロセス制御装置において、プレプログラム
データを出力するクロック周期よりも長い任意の時間だ
けクロック信号を遅延するのに使用するクロックパルス
列の遅延装置に関するものである。

〔発明の技術的背景とその問題点〕加速器のマグネット電源の制御装置のように複数台の被
制御装置の制御目標を同期して制御する必要のあるプロ
セス制御装置では、予め各被制御装置の制御目標値パタ
ーンを計算機により算出し、これを各記憶装置に転送し
ておき、プロセスの制御中はクロック信号に同期して記
憶装置より制御目標値を読み出して被制御装置を制御す
るプレプログラム制御方式がとられる。

ここでプレプログラム制御方式の制御装置のブロック線
図を第６図に示す。

図においては、１ｉ（ｉ＝ａ，…，ｎ）は例えばマグネ
ット電源のような被制御装置、２ｉ（ｉ＝ａ，…，ｎ）
は各被制御装置１ｉ（ｉ＝ａ，…，ｎ）にそれぞれ対応
して設けられ、その対応する被制御装置１ｉの制御目標
値パターンを記憶する記憶装置、３ｉ（ｉ＝ａ，…，
ｎ）は各記憶装置２ｉ（ｉ＝ａ，…，ｎ）に対応して設
けられ、対応記憶装置２ｉの書込み、読出し時のアドレ
スを指定するアドレスカウンタ、４はアドレスカウンタ
３ｉ（ｉ＝ａ，…，ｎ）にカウントアップのパルスを送
るためのクロックパルス発生器、５は制御目標値の計
算、及びデータバス６を介してアドレスカウンタ３ｉ
（ｉ＝ａ，…，ｎ）の設定、記憶装置２ｉ（ｉ＝ａ，
…，ｎ）への上記制御目標値の書込み等を行なうなど、
種々の制御を司る計算機である。

このような構成において前記被制御装置１ｉ（ｉ＝ａ，
…，ｎ）を運転する場合は、まず、制御目標値パターン
を計算機５で算出し、データバス６を介して、このデー
タをアドレスカウンター３ｉ（ｉ＝ａ，…，ｎ）のアド
レスを指定して記憶装置２ｉ（ｉ＝ａ，…，ｎ）に書込
む。

次に計算機５からアドレスカウンタ３ｉ（ｉ＝ａ，…，
ｎ）の初期値を設定し、クロックパルス発生器４にクロ
ックパルス列の発生を指示するSTART信号を入力する。
クロックパルス発生器４から送られるクロックパルス列
によるアドレスカウンタ３ｉ（ｉ＝ａ，…，ｎ）は定周
期でカウントアップされ、記憶装置２ｉ（ｉ＝ａ，…，
ｎ）に記憶されている制御目標値パターンを制御基準値
として被制御装置１ｉ（ｉ＝ａ，…，ｎ）に出力する。
運転を終了する場合は、クロックパルス発生器４にSTOP
信号を入力し、クロックパルス列の発生を停止する。

ところで、上述したようなプレプログラム制御方式のプ
ロセス制御装置では、例えば、加速器のマグネット電源
のように、各被制御装置１ｉ（ｉ＝ａ，…，ｎ）の負荷
が大きく異なる場合は、制御目標値パターンに対する実
際の制御量（例えばマグネットに流れる電流）の遅延時
間が各被制御装置１ｉ（ｉ＝ａ，…，ｎ）によって異な
る事態が生じる。

このため、各被制御装置１ｉ（ｉ＝ａ，…，ｎ）の同期
が激しく要求されるプロセス制御装置では、遅延時間の
補正が必要となる。すなわち、被制御装置１ｉ（ｉ＝
ａ，…，ｎ）の中で最も遅れ時間が大きい被制御装置の
実際の制御量に同期がとれるように他の被制御装置１ｉ
の制御目標値パターンを遅延させる処理を行なう。

そのため、従来は、予めこの遅延時間を考慮して計算機
５で制御目標値パターンを算出し、記憶装置２ｉ（ｉ＝
ａ，…，ｎ）に転送して運転していた。しかし、この方
式では遅れ時間を補正をし直す場合、再度、被制御装置
１ｉ（ｉ＝ａ，…，ｎ）の制御目標値パターンを計算し
直し転送する必要があるため、運転効率が低下するとい
う問題があった。これを改善するために、第７図に示す
ように、クロックパルス発生器４とアドレスカウンタ３
ｉ（ｉ＝ａ，…，ｎ）を入れ、これで遅延時間の補正を
行なう方式も提案されている。

しかしながら、上述したような用途で使用するクロック
パルス列の遅延装置として、従来の遅延装置は不適当で
あった。それは次の理由による。

第８図に従来方式の遅延装置７ｉ（ｉ＝ａ，…，ｎ）の
入力パルスと出力パルスの関係を示す。

第８図(a)に示すように遅延装置７ｉの入力パルスをＰ
_IN、出力パルスをＰ_OUTとすると、従来方式の遅延装置
７ｉでは遅延時間Ｔ_Dに比べて入力するクロックパルス
列の間隔Ｔ_Pが小さい場合、第８図(b)に示すように、一
旦クロックパルスが入力パルスＰ_INとして入力すると遅
延時間Ｔ_Dが経過してＰ_OUTが出力されるまでの間、入力
パルスＰ_ＩＮは無視されるが、或いは第８図(c)に示す
ようにクロックパルスが入力する毎に経過時間をカウン
トするカウンタがクリアされるために、入力パルス列の
最後のパルスが入力してから、遅延時間Ｔ_D経過後にパ
ルスが出力されるかの何れかであった。

すなわち、前者ではクロックパルスを遅延時間Ｔ_Dだけ
遅らせるのではなく、Ｔ_Dの時間経過毎に１パルス発生
するように間引いてしまうことになり、また、後者では
クロックパルス発生が停止した時点よりはじめて動作し
てＴ_D時間後に出力パルスＰ_OUTを１つ出し、これで出力
を停止すると云った動作となり、これではプロセス制御
に用いることはできない。

〔発明の目的〕

本発明は上記の事情に鑑みて成されたものであり、その
目的とするところは入力パルス列を所望の時間だけ遅延
させて出力することのできるようにした遅延装置を提供
することにある。

〔発明の概要〕

すなわち、上記目的を達成するため本発明は、基準クロ
ックパルスを発生して出力するとともにスタート指令を
受けてからストップ指令を受けるまでの間、この基準ク
ロックパルスを１／Ｎ（Ｎは整数）に分周した分周パル
スを出力するパルス発生手段と、このパルス発生手段よ
り出力される前記基準クロックパルスを１／Ｎに分周し
て出力パルスを発生する分周手段と、前記パルス発生手
段の出力する分周パルスを受けてアップカウントし、前
記分周手段の出力パルスを受けてダウンカウントするア
ップダウンカウンタと、このアップダウンカウンタのカ
ウント値が零に戻ったときリセット出力を発生するリセ
ット手段と、前記アップダウンカウンタのカウント値が
零ではないとき、前記基準クロックパルスをカウント
し、予め設定した所望のカウント値に達すると出力を発
生する遅延時間発生手段と、この遅延時間発生手段の出
力により前記分周手段を作動させるとともにリセット信
号により分周を停止させる分周制御手段とより構成した
ものである。そして、パルス発生手段より基準クロック
パルスを発生させて出力さると共に、また、このパルス
発生手段ではスタート指令を受けてからストップ指令を
受けるまでの間、前記基準クロックパルスを１／Ｎ（Ｎ
は整数）に分周した分周パルスを出力させるようにして
おり、また、最終出力はこのパルス発生手段より与えら
れる前記基準クロックパルスを１／Ｎに分周する分周手
段により得るようにする。また、前記基準クロックパル
スを遅延時間発生手段によりカウントして予め設定した
遅延時間を得るとともに、この遅延時間発生手段にて得
た遅延時間経過時に前記分周手段を作動させ、また、ア
ップダウンカウンタを前記パルス発生手段の分周パルス
出力にてアップカウントさせ、前記分周手段の出力パル
スにてダウンカウントさせることにより、遅延時間経過
期間中に発生したパルス発生手段の分周パルス出力のパ
ルス数を保持させ、ストップ指令を与えてパルス発生手
段より分周パルス出力を停止させた後は上記保持パルス
数分のパルスを分周手段より出力させてからこの分周手
段により基準クロックパルスの分周を停止させるように
して、前記出力パルスとしてパルス発生手段の分周パル
ス対応の出力パルスを所望の時間遅延させた後に出力さ
せることが出来るようにする。

〔発明の実施例〕

以下、本発明の一実施例について第１図〜第５図を参照
して説明する。

第２図は本発明装置を用いて構成したプロセス制御装置
の一例を示すブロック図であり、図において１ａ，〜１
ｎは被制御装置、２ａ，〜２ｎは記憶装置、３ａ，〜３
ｎはアドレスカウンタ、５は計算機であり、これらは第
６図で説明したものと構成、作用とも同じである。

４Ａはクロックパルス発生器、８ａ，〜８ｎは本発明に
よる遅延装置である。

クロックパルス発生器４Ａは基準となるパルス列を発生
する基準クロック発生器９、この基準クロック発生器９
の出力パルス列を1/Nに分周して出力する1/Nディケイド
カウンタ１０、外部から与えられるスタート信号START
でセットされ、外部から与えられるストップ信号STOPで
リセットされるフリップフロップ１１、このフリップフ
ロップ１１のセット時に前記1/Nディケイドカウンタ１
０の出力を通すANDゲート１２より成り、ANDゲート１２
を通して出力される1/Nディケードカウンタ１０の1/N分
周パルスＰ_cと基準クロック発生器９の出力するパルス
列Ｐ_Fを出力する構成としてある。

本発明の遅延装置８ａ，〜８ｎは第１図に示す如き構成
としてあり、上記クロックパルス発生器４Ａの出力する
1/N分周パルスＰ_Cとパルス列Ｐ_Fにより動作して1/N分周
パルスＰ_Cを所望の遅延時間だけ遅延させた後に予定数
分、この1/N分周パルスＰ_C（＝Ｐ_Ｄ）を出力させること
ができるようにしたものである。

このように本発明の遅延装置８ａ，〜８ｎが従来の遅延
装置７ａ，〜７ｎと異なる点は、基準クロック発生器９
の出力を1/Nディケウドカウンタ１０によって分周した
クロックパルス列Ｐ_Cに加えて基準クロック発生器９の
出力パルス列Ｐ_Fも使用している点にある。

Ｐ_Fの周波数は一般的に１MHzのオーダーであり、1/Nデ
ィケイドカウンタ１０として1/10⁴分周のディケイドカ
ウンタを使用すれば100Hzのプレプログラム制御用クロ
ックパルス列Ｐ_Ｄが得られる。

遅延装置８ａ，〜８ｎの詳細を第１図を参照して説明す
る。図において８１はパルス列Ｓ５を1/N分周してパル
ス列Ｐ_Dとして出力する1/Nディケイドカウンタ８２はパ
ルス信号Ｓ６でセットされ、パルス信号Ｓ３でリセット
されるフリップフロップ、８３，８４はANDゲート、８
５，８６はＯＲゲートである。８７はイニシャライズ信
号INZをCLEAR端子に入力されることによりクリアされ、
クロックパルス発生器４Ａの出力する1/N分周パルスＰ_C
の端子ＵＰへの入力でカウントアップすると共に1/Nデ
ィケイドカウンタ８１の出力するパルス列Ｐ_Dの端子DOW
Nへの入力でカウントダウンするアップ・ダウンカウン
タ、８８は前記ＯＲゲート８５を介して前記アップダウ
ンカウンタ８７の出力を受け、そのネガティブエッジで
動作して、所定パルス幅のパルスを発生するワンショッ
トタイマ、８９はイニシャライズ信号INZまたはワンシ
ョットタイマ８８の出力をＯＲゲート８６を通すことに
より得られるパルス信号Ｓ６によりクリアされ、プリセ
ット値を保持するプリセットレジスタ９０で設定する値
をプリセットされると共に該プリセット値分だけ入力パ
ルス列Ｓ２をカウントするパルス信号Ｓ３を出力するプ
リセットカウンタ、９１は前記フリップフロップ８２の
否定出力（セット時の出力）を反転して出力するNOT
ゲートである。

尚、前記ANDゲート８４は前記ＯＲゲート８５の出力Ｓ
１と前記NOTゲート９１の出力及びクロックパルス発生
器４Ａの出力パルス列Ｐ_FのAND論理をとって出力Ｓ２を
出し、プリセットカウンタ８９に入力パルス列Ｓ２とし
て与えている。

次に上記構成の本装置の動作について説明する。本装置
においては基準クロック発生器９の発振により第３図に
示す如く、所定クロックレートのパルス列Ｐ_Fが発生
し、クロックパルス発生器４Ａの出力として遅延装置８
ａ，〜８ｎに与えられる。

また、プロセス制御装置を起動させるべくスタート信号
STARTを与えるとクロックパルス発生器４Ａのフリップ
フロップ１１がセットされ、これによりANDゲート１２
が開かれる。一方、基準クロック発生器９の発生するパ
ルス列Ｐ_Ｆが、1/Nディケイドカウンタ１０に入力さ
れ、1/Nに分周されてANDゲート１２に与えられているの
で、このANDゲート１２が開かれたことにより、このAND
ゲート１２を通って第３図に示す如く1/N分周パルスＰ_C
がクロックパルス発生器４Ａより出力され、遅延装置８
ａ，〜８ｎに与えられる。

遅延装置８ａ，〜８ｎではこれら与えられたＰ_C，Ｐ_Fの
うち、パルス列Ｐ_FはANDゲート８３，８４に、また、1/
N分周パルスＰ_Cはアップダウンカウンタ８７のアップカ
ウント入力端子ＵＰに入力される。

ここで、遅延装置８ａ，〜８ｎではアップダウンカウン
タ８７に１／Ｎ分周パルスＰ_Cを入力する前にイニシャ
ライズ信号INZを入力させてアップダウンカウンタ８
７、フリップフロップ８２、プリセットカウンタ８９、
1/Nディケイドカウンタ８１をクリアしておくものとす
る。また、プリセットレジスタ９０には分周比を考慮し
てＭ＝（Ｔ_D−Ｔ_C）／Ｔ_F …… (1) て定義される値Ｍを設定しておく。

ここで、Ｔ_Dは1/N分周パルス列Ｐ_Cが入力されてから出
力パルス列Ｐ_D（1/Nディケイドカウンタ８１の出力パル
スで遅延装置８ａ，〜８ｎの出力パルスとなる）が出力
されるまでの遅延時間、Ｔ_Cは1/N分周パルス列Ｐ_Cまた
は出力パルス列Ｐ_Dのパルス間隔、Ｔ_Fは基準クロックで
あるパルス列Ｐ_Fのパルス間隔である。

第３図に示すように遅延装置８ａ〜８ｎにクロックパル
ス発生器４Ａからの1/N分周パルス列Ｐ_Cの最初のパルス
が入力するとアップヅンカウンタ８７のカウント値は
“０”から“１”に変わり、その出力を受けたＯＲゲー
ト８５の出力Ｓ１も“１”に変わる。また、フリップフ
ロップ８２はリセット状態で出力は“０”であり、こ
れを反転するNOTゲート９１の出力は“１”となってAND
ゲート８４は入力される基準クロックパルス列Ｐ_Fを通
すからこれを受けたプリセットカウンタ８９は基準クロ
ック信号であるパルス列Ｐ_Fのカウントを開始する。プ
リセットカウンタ８９は先のクリアによりその際にプリ
セットレジスタ９０の設定値Ｍがプリセットされている
ので、この結果、プリセットカウンタ８９のカウント値
がＭに達すると該プリセットカウンタ８９はフリップフ
ロップ８２に対してパルスＳ３をセット入力として送
る。そのためフリップフロップ８２はセットされてその
出力は“１”となり、これが信号Ｓ４としてANDゲー
ト８３に与えられ、ANDゲート８３が開かれる。従っ
て、ANDゲート８３を通って1/Nディケイドカウンタ８１
にパルス列Ｐ_Fが入力されるようになるのでこれ以後、1
/Nディケイドカウンタ８１はＰ_FをＮ個カウントする毎
に、すなわちＴ_C経過する毎に出力パルスＰ_Dを発生す
る。

一方、アップダウンカウンタ８７は1/N分周パルスＰ_Cが
入力する毎にカウントアップし、出力パルスＰ_Ｄが出力
される毎にカウントダウンを行なう。そのため、プロセ
ス制御を停止すべくストップ信号STOPをクロックパルス
発生器４Ａに与えて1/N分周パルス列Ｐ_Cの出力を停止さ
せると、アップダウンカウンタ８７はカウントダウンの
み行なう状態となる。

そしてアップダウンカウンタ８７のカウント値が“０”
になるとＯＲゲート８５の出力は“０”となるので、そ
の出力の立下がりで動作するネガティブエッジワンショ
ットタイマ８８はパルスを出力する。

このパルスはＯＲゲート８６を通って信号Ｓ６として出
力され、この信号Ｓ６によってフリップフロップ８２が
リセットされるとともに、1/Nディケイドカウンタ８
１、プリセットカウンタ８９もリセットされ、初期状態
に戻る。そして、このフリップフロップ８２のリセット
によってその出力は“０”となるので、ANDゲート８
３は閉じ、従って、1/Nディケイドカウンタ８１の出力
パルス列Ｐ_Dは止まる。

この結果、起動時にはパルス列Ｐ_Fを1/N分周したパルス
をプリセットカウンタ８９のプリセット値で定まる時間
Ｔ_Dと1/N分周されたパルスのパルス幅を加えた分だけ遅
らせてから出力し、プロセス制御を停止するときにはそ
の停止指令を与えてから上記遅延時間を経るまでの間、
1/N分周したパルスを出力してその後、パルスの出力を
停止する。

また、プリセットカウンタ８９を用いてパルス列Ｐ_Fを
プリセット値までカウントすることにより目的遅延時間
を得ているので、入力するパルス列Ｐ_Ｆのパルス間隔に
対する複数倍の任意の遅延が可能であり、しかも、遅延
時間、出力パルス列の間隔をパルス列Ｐ_Fの時間精度で
設定できる。

そのため、この遅延装置８ａ，〜８ｎの出力パルスＰ_D
をそれぞれ対応するアドレスカウンタ３ａ，〜３ｎに与
えてアドレスを進め、記憶装置２ａ，〜２ｎより制御目
標パターンを読み出して制御すれば、遅れ時間の最も大
きい被制御装置に合わせて確実な制御ができるようにな
る。

尚、上記実施例ではプリセットレジスタ９０には目的と
する遅延時間を得るために(1)式で定義される値Ｍを設
定しているが、もっとわかり易い設定の仕方とするべくＭ′＝Ｔ_D／Ｔ_F …… (2) で定義される値Ｍ′を設定することにより目的遅延時間
を得るようにすることも可能である。この場合の実施例
を第４図に、そして、その動作タイミングチャートを第
５図に示す。

第４図の構成はプリセットカウンタ８９の出力Ｓ３をも
アップダウンカウンタ８７のダウンカウントに用いるこ
とができるようにすべくＯＲゲート９２を介して該Ｓ３
をダウンカウント端子DOWNに与えるようにしたもので、
これにより、プリセットカウンタ８９の出力するパルス
を出力パルス列の最初のパルスとすることができ、従っ
てプリセットカウンタ８９の1/N分周パルス幅分Ｔ_Cの時
間遅れを考慮しないで済むようになるのでカウント値が
Ｍ′に達した時点から出力パルス列Ｐ_Dの出力を開始で
きる。

〔発明の効果〕

以上詳述したように、本発明によれば、目的とする遅延
時間分遅らせて必要数のパルス列を出力でき、しかも該
パルス列の遅延時間は基準となるクロックパルス列を分
周回路出力により得られるパルス間隔に固定されず、プ
リセット値を変えるだけで任意の遅延が可能であり、遅
延時間、出力パルス列の間隔も基準クロックの時間精度
で設定できるため、結果として、複数台の被制御装置を
高い精度で同期制御することが可能となるなどの特徴を
有する遅延装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図装置を適用したプロセス制御装置の一例を示すブ
ロック図、第３図は第１図装置の作用を示すタイムチャ
ート、第４図は本発明の変形例を示すブロック図、第５
図はその作用を示すタイムチャート、第６図，第７図は
従来のプロセス制御装置の一例を示すブロック図、第８
図は従来の遅延装置を説明するための図である。４Ａ……クロックパルス発生器、８ａ，〜８ｎ……遅延
装置、９……基準クロック発生器、１０，８１……1/N
ディケイドカウンタ、１１，８２……フリップフロッ
プ、１２，８３，８４……ANDゲート、８５，８６，９
２……ＯＲゲート、８７……アップダウンカウンタ、８
８……ワンショットタイマ、８９……プリセットカウン
タ、９０……プリセットレジスタ、９１……NOTゲー
ト。

Claims

【特許請求の範囲】

【請求項１】基準クロックパルスを発生して出力すると
ともにスタート指令を受けてからストップ指令を受ける
までの間、この基準クロックパルスを１／Ｎ（Ｎは整
数）に分周した分周パルスを出力するパルス発生手段
と、このパルス発生手段より出力される前記基準クロックパ
ルスを１／Ｎに分周して出力パルスを発生する分周手段
と、前記パルス発生手段の出力する分周パルスを受けてアッ
プカウントし、前記分周手段の出力パルスを受けてダウ
ンカウントするアップダウンカウンタと、このアップダウンカウンタのカウント値が零に戻ったと
きリセット出力を発生するリセット手段と、前記アップダウンカウンタのカウント値が零でないと
き、前記基準クロックパルスをカウントし、予め設定し
た所望のカウント値に達すると出力を発生する遅延時間
発生手段と、この遅延時間発生手段の出力により前記分周手段を作動
させるとともにリセット信号により分周を停止させる分
周制御手段とを具備してなる遅延装置。