JPH088696A

JPH088696A - 信号発生装置

Info

Publication number: JPH088696A
Application number: JP27724694A
Authority: JP
Inventors: Tadashi Kayada; 忠加宅田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-04-22
Filing date: 1994-10-18
Publication date: 1996-01-12
Anticipated expiration: 2019-06-07
Also published as: EP0678992A3; SG52144A1; NO951499D0; EP0678992A2; EP0678992B1; HK1003555A1; CN1112347A; NO951499L; FI951906A0; DE69532056T2; FI951906A; CN1082777C; JP3534457B2; FI113816B; DE69532056D1; US5719906A

Abstract

(57)【要約】【目的】多数の信号の発生や終了のタイミングを効率
よく制御できる信号発生装置を提供する。【構成】クロック信号に応じてカウント値をインクリ
メンントするタイマ１と、入力するタイマ出力値が設定
値に一致したとき一致検出パルスを出力する一致検出手
段９〜16と、一致検出パルスに応じて信号の発生開始と
発生終了とを制御する出力制御手段17〜20とを具備し、
設定されたタイミングで信号を発生する信号発生装置に
おいて、タイマの出力するカウント値を補正し、この補
正した値をタイマ出力値として複数の一致検出手段に入
力するシーケンス制御手段５、８を設ける。シーケンス
制御手段の補正手段３、４、６、７に設定する設定値を
変えることにより、複数の信号の発生位置を同時に、同
じ時間だけずらしたり、複数の信号の発生期間を同時
に、同じ時間だけずらすことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＴＤＭＡ（時分割多元
接続）方式のディジタル携帯電話の制御等に用いられ
る、一定周期の中の設定されたタイミングで信号を発生
する信号発生装置に関し、特に、複数の信号のタイミン
グを容易に制御できるように構成したものである。

【０００２】

【従来の技術】制御機器の多くは、一定の周期の中の設
定されたタイミングで信号を発生させることを必要とし
ている。信号を設定されたタイミングで発生させる装置
として、ハードウェアだけを用いてそれを実行する装置
と、ハードウェアとソフトウエアの両方を使う装置との
両者があるが、前者の方が装置の回路規模や消費電力の
面で後者に勝っている。

【０００３】図２２は、従来のハードウエアだけで構成
された、所定のタイミングで信号を発生する信号発生装
置の一例を示している。この装置は、タイマインクリメ
ント信号22によって時間を一定周期でカウントするタイ
マ21と、タイマの値を示す複数のビットから構成された
信号線ｒと、タイマの値とデータレジスタ等に設定され
た所望の発生タイミングとを比較して一致すると一致検
出パルスを発生する一致検出部23〜26と、一致検出部2
3、24から出力されたタイミング発生開始を示すパルス
信号ｓ、ｔと一致検出部25、26から出力されたタイミン
グ発生終了を示すパルス信号ｕ、ｖとを用いて所定のタ
イミングの信号Ｅ、Ｆを生成する出力制御部27、28とを
備えている。

【０００４】この例では、２本のタイミング信号Ｅ、Ｆ
を出力する場合の構成を示しているが、多数の所定タイ
ミングの信号を発生させる場合には、一致検出部および
出力制御部を増設することにより対応できる。

【０００５】次に、この従来の信号発生装置の動作につ
いて説明する。図２３には、この装置のタイミング図を
示している。図のタイマ出力値ｒの波形は、横軸に時間
を取ったときの、タイマの値の変化を縦軸に表してお
り、時間が経つに連れてタイマの値がカウントアップし
ていく様子を示している。カウントアップはディジタル
的に行なわれるため波形は階段上になるが、ここではイ
メージだけを示すものであるので、直線で表している。

【０００６】一致検出部23〜26は、タイマ21の値ｒと一
致検出部23〜26で指定した値とが一致すると一致検出パ
ルスｓ，ｔ，ｕ，ｖを発生する。ｓ及びｕの一致検出パ
ルスは、出力制御部Ｅ27に入力し、出力制御部Ｅ27は、
このパルスｓによって信号Ｅの立ち上げを制御し、パル
スｕによって信号Ｅの立ち下げを制御し、信号Ｅ（ｗ）
を生成する。同様にｔ及びｖの一致検出パルスは、出力
制御部Ｆ28に入力し、出力制御部Ｆ28は、このパルスｔ
によって信号Ｆの立ち上げを制御し、パルスｖによって
信号Ｆの立ち下げを制御し、信号Ｆ（ｘ）を生成する。

【０００７】信号Ｅ、Ｆの発生位置を変更する場合に
は、一致検出部23〜26のデータレジスタ等に設定した、
一致検出を行なう位置のデータを変えることにより、信
号の発生タイミングを自由に設定することができる。

【０００８】

【発明が解決しようとする課題】しかし、従来の信号発
生装置では、複数の信号の発生のタイミングを同時に、
同じ時間だけずらしたり、複数の信号の発生期間を同時
に、同じ時間だけずらしたりする場合に、各信号につい
ての発生位置及び終了位置をそれぞれレジスタに書き込
んで、制御する必要がある。そのため信号数が多くなる
ほど、その制御が複雑になるという問題点がある。

【０００９】本発明は、こうした従来の問題点を解決す
るものであり、多数の信号の発生や終了のタイミングを
効率よく制御することができる信号発生装置を提供する
ことを目的としている。

【００１０】

【課題を解決するための手段】そこで、本発明では、ク
ロック信号に応じてカウント値をインクリメンントする
タイマと、入力するタイマ出力値が設定値に一致したと
き一致検出パルスを出力する一致検出手段と、一致検出
パルスに応じて信号の発生開始と発生終了とを制御する
出力制御手段とを具備し、設定されたタイミングで信号
を発生する信号発生装置において、タイマの出力するカ
ウント値を補正し、この補正した値をタイマ出力値とし
て複数の一致検出手段に入力するシーケンス制御手段を
設けている。

【００１１】また、このシーケンス制御手段に、タイマ
の出力するカウント値を補正する第１及び第２の補正手
段を設け、第１の補正手段の出力値を、信号の発生開始
の一致検出パルスを出力する複数の一致検出手段に入力
し、第２の補正手段の出力値を、信号の発生終了の一致
検出パルスを出力する複数の一致検出手段に入力してい
る。

【００１２】また、このシーケンス制御手段の第１及び
第２の補正手段に、設定値を格納するレジスタと、入力
値からこの設定値を減算した値を出力する減算器とを設
けている。

【００１３】また、この第２の補正手段が、第１の補正
手段の出力値を入力値とするように構成している。

【００１４】また、タイマのカウント値が外部条件と同
期するように、タイマのカウントをリセットする同期制
御手段を設けている。

【００１５】また、異なるシーケンス制御手段からタイ
マ出力値を受ける複数の一致検出手段が、設定値の格納
されたレジスタを共有するように構成している。

【００１６】また、複数の出力制御手段から出力された
信号を入力し、それらの信号の論理和または論理積を出
力する論理演算手段を設けている。

【００１７】また、出力制御手段から出力された信号
と、クロック発生手段から出力されたクロック信号とを
入力し、それらの論理和または論理積を出力する論理演
算手段を設けている。

【００１８】さらに、出力制御手段が、一致検出手段の
出力する一致検出パルスに応じて信号の発生を開始し、
書込みの行なわれたレジスタが出力するリセットパルス
に応じて信号の発生を終了するように構成している。

【００１９】

【作用】そのため、シーケンス制御手段の補正手段に設
定する設定値を変えることによって、複数の信号の発生
位置を同時に、同じ時間だけずらしたり、複数の信号の
発生期間を同時に、同じ時間だけずらしたりすることが
できる。

【００２０】また、シーケンス制御手段の第１の補正手
段の出力値を第２の補正手段に入力する場合には、第１
の補正手段の出力値を補正したとき、複数の信号の発生
期間は変わらずに、発生開始位置だけが同時に変更され
る。

【００２１】また、タイマを外部条件に合わせてリセッ
トすることにより、タイマのカウント値を外部条件と同
期させることができる。このタイマのカウント値の補正
により、全ての信号の発生のタイミングが同時に変更さ
れる。

【００２２】また、補正されたタイマ出力値を異なるシ
ーケンス制御手段から受取る複数の一致検出手段が一つ
のレジスタを共有している場合には、そのレジスタの設
定値を変えることによって、別々のシーケンスで発生さ
せる信号の発生位置を同時に変更することができる。

【００２３】また、複数の出力制御手段から出力された
信号の論理和または論理積を取ることによって、１周期
の間に、設定されたタイミングで複数回立ち上がる信号
を得ることができる。

【００２４】また、出力制御手段から出力された信号
と、クロック発生回路から出力されたクロックとの論理
和または論理積を取ることによって、一定期間のみ発生
するクロック信号を生成することができる。

【００２５】また、一致検出パルスで信号の発生を開始
し、レジスタの出力するリセットパルスで信号の発生を
終了する装置は、ＣＰＵへの割込信号を定期的に発生さ
せるために利用することができる。この場合、割込み処
理を終了したＣＰＵがレジスタに例えば０を書込むと、
レジスタがリセットパルスを出力し、割込信号が終了す
る。

【００２６】

【実施例】

（第１実施例）本発明の第１実施例における信号発生装
置は、図１に示すように、外部から与えられる基準クロ
ック信号（タイマインクリメント信号）によりその計測
値をインクリメントする基準時刻用タイマ１と、複数の
信号Ａ、Ｂ、Ｃ、Ｄのうちの信号Ａ、Ｂを一つのグルー
プ（シーケンスIとする）として、信号Ａ、Ｂの信号発
生開始位置及び発生終了位置を同時に制御するシーケン
スI制御部５と、信号Ｃ、Ｄを一つのグループ（シーケ
ンスIIとする）として、信号Ｃ、Ｄの信号発生位置及び
発生終了位置を同時に制御するシーケンスII制御部８と
を備えており、シーケンスI制御部５及びシーケンスII
制御部８は、シーケンスIまたはシーケンスIIの発生開
始位置を調整するためにタイマ１の出力値を調整して補
正値ｂまたはｊを出力するシーケンスIまたはシーケン
スII発生開始位置制御部３、６と、シーケンスIまたは
シーケンスIIの発生終了位置を調整するためにタイマ１
の出力値を調整して補正値ｃまたはｋを出力するシーケ
ンスIまたはシーケンスII発生終了位置制御部４、７と
を具備している。

【００２７】信号発生装置は、さらに、信号Ａの発生開
始の設定位置をタイマの補正値ｂと比較して、一致する
と一致検出パルスｄを発生する一致検出部Ａ９と、信号
Ａの発生終了の設定位置をタイマの補正値ｃと比較して
一致すると一致検出パルスｆを発生する一致検出部Ａ’
11と、一致検出部Ａ及びＡ′から出力された発生開始及
び発生終了の一致検出パルスにより、信号の立ち上がり
及び立ち下がりを制御して信号Ａを生成する出力制御部
Ａ17と、同様に、信号Ｂに関する一致検出部Ｂ10、一致
検出部Ｂ’12及び出力制御部Ｂ18と、信号Ｃに関する一
致検出部Ｃ13、一致検出部Ｃ’15及び出力制御部Ｃ19
と、信号Ｄに関する一致検出部Ｄ14、一致検出部Ｄ’16
及び出力制御部20とを備えている。

【００２８】また、シーケンスI及びシーケンスII制御
部５、８の具体的構成は、図２に示している。これらの
制御部におけるシーケンス発生開始位置制御部31は、シ
ーケンスの発生開始位置を設定するためのレジスタ30
と、タイマの値を示す出力35からこのレジスタ30で設定
された値を減算処理する減算器29とを具備し、また同様
に、シーケンス発生終了位置制御部34は、シーケンスの
終了位置を設定するためのレジスタ33と、出力35からこ
のレジスタ33で設定された値を減算処理する減算器32と
を具備している。

【００２９】このシーケンス制御部では、タイマ１の出
力を図３のように補正する。いま、簡単のためにタイマ
出力が３ビットの場合を考える。図１のタイマ１は、０
００から始めて、タイマインクリメント信号の１クロッ
ク（１ｃｋ）ごとにタイマ出力35を１ずつインクリメン
トし、１１１まで達すると次に０００へと戻る周期的な
カウント値を出力する。仮にシーケンス発生開始位置制
御部31のレジスタ30の値が２に設定されているものとす
ると、減算器29は、出力35の値からレジスタ30に設定さ
れた値を減算して出力し、その結果、シーケンス発生位
置制御部31の出力36は、タイマ出力35に対して２ｃｋ遅
れた信号36となる。そのため、この信号36を受けた各一
致検出部では、基準タイマ１の出力値に対し、２ｃｋ遅
れて一致検出パルスを発生することになる。

【００３０】このようにシーケンス発生開始位置制御部
31では、レジスタ30にデータを設定することにより、そ
の大きさの分だけ、タイマ１の出力を遅らせたり速めた
りすることができる。また、シーケンス発生終了位置制
御部34でも、同じように、レジスタ33にデータを設定す
ることにより、タイマ１の出力を遅らせたり速めたりす
ることができる。なお、シーケンス発生開始位置及び発
生終了位置が予め固定されているときは、レジスタ30、
33の代わりに、固定値を設定する回路を設けてもよい。

【００３１】さて、第１実施例の信号発生装置の動作に
ついて、図４のタイミング図を用いて説明する。この図
では、説明を簡単にするために図１のシーケンスIの信
号Ａ及び信号Ｂの動作についてのみ示している。タイマ
１の出力値ａは、シーケンスIの発生開始位置制御部３
に入力し、発生開始位置制御部３は、これをｙだけ遅延
させて信号ｂを出力する。また、タイマ１の出力値ａ
は、同時にシーケンスIの発生終了位置制御部４に入力
し、発生終了位置制御部４は、これをｚｚだけ遅延させ
て信号ｃを出力する。

【００３２】シーケンスI発生開始位置制御部３で補正
されたタイマの値ｂは、信号の発生開始位置を制御する
一致検出部Ａ９と一致検出部Ｂ10とに入力し、一致検出
部Ａ９は、この値ｂが設定された信号Ａ（ｈ）の発生開
始位置データと一致した場合に一致検出パルスｄを出力
制御部Ａ17に出力し、また、一致検出部Ｂ10は、この値
ｂが設定された信号Ｂ（ｉ）の発生開始位置データと一
致した場合に一致検出パルスｅを出力制御部Ｂ18に出力
する。出力制御部Ａ17は、このパルスｄによって信号Ａ
（ｈ）の立ち上げを制御し、また、出力制御部Ｂ18は、
パルスｅによって信号Ｂ（ｉ）の立ち上げを制御する。

【００３３】また、シーケンスI発生終了位置制御部４
で補正されたタイマの値ｃは、信号の発生終了位置を制
御する一致検出部Ａ’11と一致検出部Ｂ’12とに入力
し、一致検出部Ａ’11は、この値ｃが設定された信号Ａ
（ｈ）の発生終了位置データと一致した場合に一致検出
パルスｆを出力制御部Ａ17に出力し、また、一致検出部
Ｂ’12は、この値ｃが設定された信号Ｂ（ｉ）の発生終
了位置データと一致した場合に一致検出パルスｇを出力
制御部Ｂ18に出力する。出力制御部Ａ17は、このパルス
ｆによって信号Ａ（ｈ）の立ち下げを制御し、また、出
力制御部Ｂ18は、パルスｇによって信号Ｂ（ｉ）の立ち
下げを制御する。

【００３４】こうして出力制御部Ａ17及び出力制御部Ｂ
18からは、立ち上がりと立ち下がりのタイミング、つま
り発生開始位置と発生終了位置とが制御された信号Ａと
信号Ｂとが出力される。

【００３５】この信号Ａ及び信号Ｂの発生開始位置及び
発生終了位置は、各一致検出部９〜12における一致検出
パルスの発生位置を決めるデータの設定値を変えること
によって、各信号毎に個別に調整できる他、シーケンス
I制御部５のシーケンスI発生位置制御部３におけるレジ
スタ30の設定値またはシーケンスI発生終了位置制御部
４におけるレジスタ33の設定値を変更することによっ
て、信号Ａ、Ｂを纏めて、シーケンス単位で調整するこ
とができる。

【００３６】なお、信号数やシーケンスの数について
は、シーケンス制御部、一致検出部及び出力制御部の組
み合わせを変えることにより自由に増減することがで
き、各装置に最適な回路を構成することができる。

【００３７】また、実施例では、タイミング図（図４）
に示すように、一致検出パルスの立ち下がりに一致させ
て信号の立ち上げや立ち下げを行なっているが、フリッ
プフロップ等を用いて、これらの立ち上げや立ち下げを
タイマインクリメント信号と再度同期させることも可能
である。

【００３８】また、実施例では、クロック信号に応じて
カウント値をインクリメントするタイマ（アップカウン
タ）の動作について示しているが、カウント値をデクリ
メントするダウンカウンタを用いても同様の結果が得ら
れる。

【００３９】（第２実施例）第２実施例の信号発生装置
は、複数の信号の発生期間は変えずに、発生開始位置だ
けを一斉に変えることができる。この装置は、図５に示
すように、シーケンスI及びシーケンスII制御部５、８
が、タイマ１の出力値を調整して補正値ｂまたはｊを出
力するシーケンスIまたはシーケンスII発生開始位置制
御部３、６と、この補正値ｂまたはｊをさらに補正して
補正値ｃｃまたはｋｋを出力するシーケンスIまたはシ
ーケンスII発生幅制御部38、39とで構成されている。こ
の発生幅制御部38、39は、第１実施例における発生終了
位置制御部４、７に代わる働きをしており、その出力が
一致検出部Ａ’及びＢ’または一致検出部Ｃ’及びＤ’
に入力する。その他の構成は、第１実施例の装置（図
１）と変わりがない。

【００４０】また、シーケンス発生幅制御部38、39の具
体的構成は、図２に示すシーケンス発生終了位置制御部
34のそれと同じである。ただ、シーケンス発生幅制御部
38の場合には、減算器32への入力が、タイマ出力35では
なく、シーケンス発生開始位置制御部31の出力36が入力
する。

【００４１】この第２実施例の信号発生装置の動作につ
いて図６のタイミング図を用いて説明する。この図で
は、説明を簡単にするために図５のシーケンスIの信号
Ａ及び信号Ｂの動作についてのみ示している。タイマ１
の出力値ａは、シーケンスIの発生開始位置制御部３に
入力し、発生開始位置制御部３は、これをｙだけ遅延さ
せて信号ｂを出力する。一致検出部Ａ９及び一致検出部
Ｂ10は、第１実施例と同じように、一致検出パルスｄま
たはｅを出力制御部Ａ17または出力制御部Ｂ18に出力
し、出力制御部Ａ17及び出力制御部Ｂ18は、このパルス
ｄまたはｅによって信号Ａ（ｈ）または信号Ｂ（ｉ）の
立ち上げを制御する。

【００４２】信号ｂは、また、シーケンスIの発生幅制
御部38に入力し、発生幅制御部38は、これをｚｚだけ遅
延させて信号ｃｃを出力する。

【００４３】この信号ｃｃは、信号の発生終了位置を制
御する一致検出部Ａ’11と一致検出部Ｂ’12とに入力
し、一致検出部Ａ’11は、この値ｃｃが設定された信号
Ａ（ｈ）の発生終了位置データと一致した場合に一致検
出パルスｆを出力制御部Ａ17に出力し、また、一致検出
部Ｂ’12は、この値ｃｃが設定された信号Ｂ（ｉ）の発
生終了位置データと一致した場合に一致検出パルスｇを
出力制御部Ｂ18に出力する。出力制御部Ａ17は、このパ
ルスｆによって信号Ａ（ｈ）の立ち下げを制御し、ま
た、出力制御部Ｂ18は、パルスｇによって信号Ｂ（ｉ）
の立ち下げを制御する。

【００４４】この信号発生装置では、シーケンス発生開
始位置制御部３、６のレジスタ30の設定値を変更するこ
とにより、信号Ａ、ＢまたはＣ、Ｄの発生期間は一定に
保ったまま、発生開始位置だけを一斉に変えることがで
きる。また、信号Ａ、ＢまたはＣ、Ｄの発生期間だけを
一斉に変える場合には、シーケンス発生幅制御部38、39
のレジスタ33の設定値を変更する。

【００４５】（第３実施例）第３実施例の信号発生装置
は、タイマのカウント値を、外部条件と同期するように
補正することができる。この装置は、図７に示すよう
に、タイマ１のカウントを外部条件に合わせるためにタ
イマ１のリセットを起動し、補正されたカウント値ａａ
を出力する同期制御部40を備えている。その他の構成は
第１実施例の装置（図１）と変わりがない。

【００４６】この第３実施例の信号発生装置の動作を図
８、図９、図１０及び図１１のタイミング図を用いて説
明する。これらの図では、説明を簡単にするために、最
終的な出力信号のタイミングを信号Ａによって代表させ
ている。また、シーケンスI制御部５のシーケンスI発生
開始位置制御部３及びシーケンスI発生終了位置制御部
４は、同期制御部40の出力ａａと同じ値を補正値ｂ、ｃ
として出力し、また、一致検出部Ａ９及び一致検出部
Ａ’11は、補正値ｂ、ｃに対して固定したタイミングで
パルスを出力し、そのため、出力制御部Ａ17は、出力ａ
ａに対して固定したタイミングで信号Ａを出力するもの
とする。

【００４７】図８は、同期制御部40において特に制御を
行なわない場合の信号Ａのタイミングを示している。同
期制御部40は、タイマ１のカウント値がある一定の値Ｔ
Ｃ１を取る度に、タイマリセット信号ｔｒをタイマ１に
対して出力する。そのため、タイマ１は、一定周期Ｔ１
でカウントを繰返し、同期制御部40は、タイマ１の出力
ａをそのまま出力ａａとして送出する。従って、信号Ａ
もＴ１の周期を保って発生される。

【００４８】次に、信号Ａのタイミングを外部からの同
期補正の条件により時間Ｔ２だけ遅らせる場合（モード
１）の動作を図９のタイミング図を用いて説明する。

【００４９】まず、同期制御部40に対して、モード１
と、信号Ａを遅らせる時間Ｔ２に対応するタイマ１のカ
ウント値（ＴＣ２）とを設定する。その後、タイマ１が
カウントを続け、最初のＴＣ１に達したとき、同期制御
部40は、リセット信号ｔｒをタイマ１に出力する。リセ
ット後、０からカウントを再開したタイマ１のカウント
値がＴＣ２に達すると、同期制御部40は、再びタイマ１
にリセット信号ｔｒを出力する。リセット信号ｔｒを受
けたタイマ１は、カウント値をリセットし、０からカウ
ントを再開する。その後は、通常通りタイマ１のカウン
ト値がＴＣ１に達するごとに同期制御部40はリセット信
号ｔｒを出力し、タイマ１はＴ１周期でカウントを続け
る。

【００５０】同期制御部40は、モード設定直後のＴＣ１
でタイマ１のリセットを行なった後、ＴＣ２でタイマ１
のリセットを再び行なうまでの間は、出力ａａとして固
定値０（またはＴＣ１）を出力し続け、その後はタイマ
１と同じ値を出力する。信号Ａの発生開始及び発生終了
のタイミングは、この出力ａａを基準に計測されるた
め、出力信号Ａは、Ｔ２だけ遅れて出力されることにな
る。

【００５１】次に、信号Ａのタイミングを外部からの同
期補正の条件により時間Ｔ３だけ早める場合（モード
２）の動作を図１０のタイミング図を用いて説明する。

【００５２】まず、同期制御部40に対して、モード２
と、信号Ａを時間Ｔ３だけ早めるときのリセットの間隔
Ｔ４（＝Ｔ１−Ｔ３）に対応するタイマのカウント値Ｔ
Ｃ４（＝ＴＣ１−ＴＣ３）とを設定する。このとき、Ｔ
Ｃ４＞ＴＣ６（ＴＣ６は、信号Ａの発生終了位置に対応
したタイマカウント値）とする。

【００５３】同期制御部40は、モード設定直後のＴＣ１
でタイマ１をリセットし、次にタイマ１の値がＴＣ４と
なった時点で、再度タイマ１をリセットする。その後
は、通常通り、ＴＣ１周期でのリセットを繰返す。

【００５４】同期制御部40は、この間、出力ａａとし
て、タイマ１と同じ値を出力する。こうすることによっ
て、出力信号ＡはＴ３だけ早めて出力される。

【００５５】また、モード２では、信号Ａを時間Ｔ３だ
け早める代わりに、信号Ａを時間Ｔ４（＝Ｔ１−Ｔ３）
だけ遅らせても同じ結果を得ることができる。そのた
め、信号Ａを時間Ｔ３だけ早めるときのリセット時間Ｔ
４（＝Ｔ１−Ｔ３）に対応するタイマのカウント値ＴＣ
４（＝ＴＣ１−ＴＣ３）が、信号Ａの発生開始位置に対
応するカウント値ＴＣ５より小さい場合には、次のカウ
ント周期をＴＣ４だけ遅らせて開始することにより、そ
の後の信号Ａの発生開始時間をＴ３だけ早めることがで
きる。このときの各信号のタイミングを図１１に示して
いる。なお、図１１では信号Ａを時間Ｔ３だけ早めるた
めに必要なリセット時間をＴ７で表し、時間Ｔ７に対応
するタイマのカウント値をＴＣ７で表している。このカ
ウンタの開始をＴ７だけ遅らせる操作は、結局、モード
１（図９）と同じ操作になる。

【００５６】このようにタイマのカウント値を補正する
ことにより、全ての信号Ａ、Ｂ、Ｃ、Ｄの立ち上がり及
び立ち下がりが一斉に補正される。

【００５７】（第４実施例）第４実施例の信号発生装置
は、異なるシーケンスで発生される信号を同時に同じタ
イミングだけ変更することができる。

【００５８】この装置は、図１２に示すように、第１実
施例の信号発生装置（図１）の異なるシーケンスに属す
る一致検出部Ａ43及び一致検出部Ｃ44が、一つのレジス
タ45を共有しており、一致検出部Ａ43は、シーケンスI
発生開始位置制御部の出力ｂとこのレジスタ45の値とを
比較器41で比較し、それらが一致したとき一致検出パル
スを出力し、また、一致検出部Ｃ44は、シーケンスII発
生開始位置制御部の出力ｊとレジスタ45の値とを比較器
42で比較し、それらが一致したとき一致検出パルスを出
力する。その他の構成は第１実施例の装置（図１）と変
わりがない。

【００５９】第４実施例の信号発生装置の動作について
図１３を用いて説明する。ここでは説明を分かり易くす
るため、シーケンスIによって発生する信号Ａと、シー
ケンスIIによって発生する信号Ｃとについて説明する。
信号Ａの立ち上がりのタイミングは、シーケンスI発生
開始位置制御部３の出力ｂの値と予めレジスタ45に設定
された値とを比較して一致検出を行なう一致検出部Ａ43
によって制御され、信号Ｃの立ち上がりのタイミング
は、シーケンスII発生開始位置制御部６の出力ｊの値と
予めレジスタ45に設定された値とを比較して一致検出を
行なう一致検出部Ｃ44によって制御される。

【００６０】いま、一致検出部Ａ43及びＣ44の共有する
レジスタ45の値がＴＣIであるとすると、信号Ａ、信号
Ｃの立ち上がりは、それぞれシーケンスI発生開始位置
制御部３またはシーケンスII発生開始位置制御部６の出
力値がＴＣIに達した時点で発生する。各発生開始位置
制御部３、６の出力値が０からＴＣIに至るまでの時間
をＴIとすると、これはシーケンスI及びIIにおいて変わ
らない。

【００６１】いま仮にレジスタ45の値をＴＣIからＴＣI
＋ΔＴＣIに設定し直したとすると、信号Ａ、信号Ｃの
発生タイミングは、ＴIから更に、シーケンスI発生開始
位置制御部３またはシーケンスII発生開始位置制御部６
の出力値がΔＴＣIだけ増加するために必要な時間ΔＴI
だけ遅れることになるが、この時間ΔＴIは、シーケン
スI及びシーケンスIIにおいてそれぞれ同じである。つ
まり、信号Ａ、信号Ｃの立ち上がりは、ＴIから同じタ
イミングだけ遅れることになる。

【００６２】このように第４実施例の装置では、異なる
シーケンスの一致検出部がレジスタを共有することによ
り、異なるシーケンスで発生する信号を同時に同じタイ
ミングだけ変更することができる。

【００６３】（第５実施例）第５実施例の信号発生装置
は、図１４に示すように、出力制御部から出力された信
号を論理演算する論理演算回路46、47を備えている。そ
の他の構成は第１実施例の装置（図１）と変わりがな
い。

【００６４】この論理演算回路46、47は、ＯＲ回路やＡ
ＮＤ回路から成り、論理演算回路46は、出力制御部Ａ17
から出力された信号Ａと出力制御部Ｃ19から出力された
信号Ｃとの論理和や論理積を信号Ｇとして出力し、ま
た、論理演算回路47は、出力制御部Ｂ18から出力された
信号Ｂと信号Ｃとの論理和や論理積を信号Ｈとして出力
する。

【００６５】図１５は、論理演算回路46、47がＯＲ回路
である場合の各信号Ａ、Ｂ、Ｃ、Ｇ、Ｈのタイミング図
を示している。このように第５実施例の信号発生装置で
は、論理演算回路を追加したことにより、１周期の間
に、設定されたタイミングで複数回立ち上がる信号（信
号Ｇ、Ｈ）を得ることができる。

【００６６】なお、論理演算回路46、47のＯＲ回路に三
つ以上の信号を入力し、それらの論理和を取ることによ
って、一つの信号端子から、１周期の間に、設定された
タイミングで、さらに多くの回数立ち上がる信号を得る
ことができる。

【００６７】図１６は、論理演算回路46、47がＡＮＤ回
路である場合の各信号Ａ、Ｂ、Ｃ、Ｇ、Ｈのタイミング
図を示している。この信号発生回路は、各出力制御部か
ら出力される信号が、通常時Ｈｉｇｈでタイミング発生
時にＬｏｗとなる信号（Ａｃｔｉｖｅ−Ｌｏｗ信号）で
あるときの信号の合成に有効である。

【００６８】（第６実施例）第６実施例の信号発生装置
は、一定期間のみ発生するクロック信号等を生成するこ
とができる。この装置は、図１７に示すように、クロッ
ク発生回路49から発生されたクロックＣＫと出力制御部
Ａ17から出力された信号とを合成するクロック合成回路
48を備えている。その他の構成は第１実施例の装置（図
１）と変わりがない。

【００６９】このクロック合成回路48は、ＯＲ回路やＡ
ＮＤ回路等の論理演算部と、信号合成時の各信号のタイ
ミングずれからくるハザード等を押さえる回路とから成
り、出力制御部Ａ17から出力された信号Ａとクロック発
生回路49から出力されたクロックとの論理和や論理積を
信号Ｉとして出力する。

【００７０】図１８には、クロック合成回路48の論理演
算部がＡＮＤ回路である場合の出力制御部Ａ17の出力信
号Ａｈ、クロックＣＫ及びクロック合成回路48の出力信
号Ｉｇｇｃのタイミング図を示している。

【００７１】このように第６実施例の信号発生装置で
は、クロック合成回路を追加し、信号Ａとクロックとを
合成することにより、一定期間のみで発生するクロック
信号を生成することができる。

【００７２】（第７実施例）第７実施例の信号発生装置
は、信号の終了を出力制御部が直接制御できるように構
成している。このような機能を持つ出力制御部ＡＡ50を
備えた信号発生装置を図１９に示している。この信号発
生装置のその他の構成は第１実施例の装置（図１）と変
わりがない。

【００７３】この出力制御部ＡＡ50は、図２０に示すよ
うに、ゼロ（０）が書込まれるとリセットパルスを発生
するレジスタ52と、一致検出部Ａ９から出力された一致
検出パルスｄによって信号ＡＡを立ち上げ、レジスタ52
からのリセットパルスによって信号ＡＡを立ち下げる一
致検出クリア回路51とを備えている。

【００７４】第７実施例の信号発生装置の動作につい
て、図２１のタイミング図を用いて説明する。出力制御
部ＡＡの一致検出クリア回路51は、一致検出部Ａ９から
出力された一致検出パルスｄを受けて、信号ＡＡの発生
を開始する。次いで、中央演算処理装置（ＣＰＵ）等か
ら、直接レジスタ52にゼロ（０）等の値が書き込まれる
と、レジスタ52はリセットパルスを発生し、これを受け
た一致検出クリア回路51は、信号ＡＡの発生を終了す
る。

【００７５】このように、この信号発生装置は、信号の
立ち上げを一致検出部のパルスによって、また、信号の
立ち下げをレジスタ52への所定文字の書込みによって制
御することができる。そのため、これを、ＣＰＵへの割
込信号を定期的に発生させる装置として用いることがで
きる。この装置では、一致検出部のパルスによって定期
的に割り込み信号を発生させ（本実施例では、信号ＡＡ
がＨIＧＨの時、割込発生とする）、割込み処理が終了
した時点でＣＰＵがレジスタに０を書込み、割込信号を
終了させて割込みを解除する。

【００７６】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の信号発生装置は、各信号の発生のタイミン
グを個別に制御する手段に加えて、シーケンスごとの発
生位置及び発生期間を調整する手段を設けているため、
複数の信号の発生位置を同時に、同じ時間だけずらした
り、複数の信号の発生期間を同時に、同じ時間だけずら
したりする制御を容易に行なうことができる。

【００７７】また、シーケンス制御部の第１の補正手段
の出力値を第２の補正手段でさらに補正する構成を採る
ことにより、各信号の幅は変えずに各信号の発生位置だ
けを一斉に変更することができる。

【００７８】また、タイマのカウント値を、外部条件と
同期するように補正することによって、全ての信号の発
生のタイミングを同時に補正することができる。

【００７９】また、異なるシーケンスに属する一致検出
手段にレジスタを共有させることにてよって、別々のシ
ーケンスで発生させる信号の発生位置を同時に変更する
ことができる。

【００８０】また、こうして制御された信号の論理演算
を行なう手段を設けることにより、１周期の間に、設定
されたタイミングで複数回立ち上がる信号を容易に得る
ことができる。

【００８１】また、出力制御手段から出力された信号
と、クロック発生回路から出力されたクロックとを論理
合成することによって、一定期間のみ発生するクロック
信号を生成することができる。

【００８２】また、一致検出パルスで信号を発生し、レ
ジスタへの書込みが行なわれたときに信号を終了する信
号発生装置は、ＣＰＵ等への割込信号を定期的に発生さ
せ、割込処理の終了時にＣＰＵの直接制御で信号を終了
させる装置として利用することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例における信号発生装置の構
成を示すブロック図、

【図２】第１実施例の装置におけるシーケンス制御部の
具体的構成を示すブロック図、

【図３】前記シーケンス制御部の動作を説明するタイミ
ングチャート、

【図４】第１実施例の信号発生装置の動作を説明するタ
イミングチャート、

【図５】本発明の第２実施例における信号発生装置の構
成を示すブロック図、

【図６】第２実施例の信号発生装置の動作を説明するタ
イミングチャート、

【図７】本発明の第３実施例における信号発生装置の構
成を示すブロック図、

【図８】第３実施例の信号発生装置において通常時の動
作を説明するタイミングチャート、

【図９】第３実施例の信号発生装置においてモード１に
よってタイミングを遅らせた場合の動作を説明するタイ
ミングチャート、

【図１０】第３実施例の信号発生装置においてモード２
によってタイミングを早めた場合の動作を説明するタイ
ミングチャート、

【図１１】第３実施例の信号発生装置においてモード２
によってタイミングを遅らせた場合の動作を説明するタ
イミングチャート、

【図１２】本発明の第４実施例における信号発生装置の
構成を示すブロック図、

【図１３】第４実施例の信号発生装置の動作を説明する
タイミングチャート、

【図１４】本発明の第５実施例における信号発生装置の
構成を示すブロック図、

【図１５】第５実施例の装置においてＯＲ回路を用いた
時のタイミングチャート、

【図１６】第５実施例の装置においてＡＮＤ回路を用い
た時のタイミングチャート、

【図１７】本発明の第６実施例における信号発生装置の
構成を示すブロック図、

【図１８】第６実施例の信号発生装置の動作を説明する
タイミングチャート、

【図１９】本発明の第７実施例における信号発生装置の
構成を示すブロック図、

【図２０】第７実施例の装置における出力制御部の具体
的構成を示すブロック図、

【図２１】第７実施例の信号装置の動作を説明するタイ
ミングチャート、

【図２２】従来の信号発生装置の構成を示すブロック、

【図２３】従来の信号発生装置の動作を説明するタイミ
ングチャートである。

【符号の説明】

１、21 タイマ２、22 タイマインクリメント信号３、６、31 シーケンス発生開始位置制御部４、７、34 シーケンス発生終了位置制御部５、８シーケンス制御部９〜16、23〜26、43、44 一致検出部 17〜20、27、28、50 出力制御部 29、32 減算器 30、33、45、52 レジスタ 35 タイマの値 36、37 補正されたタイマの値 38、39 シーケンス発生幅制御部 40 同期制御部 41、42 比較器 46、47 論理演算回路 48 クロック合成回路 49 クロック発生回路 51 一致検出クリア回路

Claims

【特許請求の範囲】

【請求項１】クロック信号に応じてカウント値をイン
クリメンントするタイマと、入力するタイマ出力値が設
定値に一致したとき一致検出パルスを出力する一致検出
手段と、前記一致検出パルスに応じて信号の発生開始と
発生終了とを制御する出力制御手段とを具備し、設定さ
れたタイミングで信号を発生する信号発生装置におい
て、前記タイマの出力するカウント値を補正し、補正した値
をタイマ出力値として複数の前記一致検出手段に入力す
るシーケンス制御手段を設けたことを特徴とする信号発
生装置。
【請求項２】前記シーケンス制御手段が、前記タイマ
の出力するカウント値を補正する第１及び第２の補正手
段を備え、第１の補正手段の出力値を、信号の発生開始
の一致検出パルスを出力する複数の一致検出手段に入力
し、第２の補正手段の出力値を、信号の発生終了の一致
検出パルスを出力する複数の一致検出手段に入力するこ
とを特徴とする請求項１に記載の信号発生装置。
【請求項３】前記シーケンス制御手段の第１及び第２
の補正手段が、設定値を格納するレジスタと、入力値か
ら前記設定値を減算した値を出力する減算器とを備える
ことを特徴とする請求項２に記載の信号発生装置。
【請求項４】前記第２の補正手段が、前記第１の補正
手段の出力値を入力値としていることを特徴とする請求
項２または３に記載の信号発生装置。
【請求項５】前記タイマのカウント値が外部条件と同
期するように、前記タイマのカウントをリセットする同
期制御手段を設けたことを特徴とする請求項１に記載の
信号発生装置。
【請求項６】異なるシーケンス制御手段からタイマ出
力値を受ける複数の前記一致検出手段が、前記設定値の
格納されたレジスタを共有することを特徴とする請求項
１に記載の信号発生装置。
【請求項７】複数の前記出力制御手段から出力された
信号を入力し、それらの信号の論理和または論理積を出
力する論理演算手段を設けたことを特徴とする請求項１
に記載の信号発生装置。
【請求項８】前記出力制御手段から出力された信号
と、クロック発生手段から出力されたクロック信号とを
入力し、それらの論理和または論理積を出力する論理演
算手段を設けたことを特徴とする請求項１に記載の信号
発生装置。
【請求項９】前記出力制御手段が、前記一致検出手段
の出力する一致検出パルスに応じて信号の発生を開始
し、書込みの行なわれたレジスタが出力するリセットパ
ルスに応じて信号の発生を終了することを特徴とした請
求項１に記載の信号発生装置。