KR0143124B1

KR0143124B1 - 타이밍의 조정 가능한 비디오 신호 생성기

Info

Publication number: KR0143124B1
Application number: KR1019950017545A
Authority: KR
Inventors: 김영철
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-06-26
Filing date: 1995-06-26
Publication date: 1998-07-15
Also published as: KR970004643A

Abstract

본 발명은 타이밍이 조정 가능한 비디오 신호 생성기에 관한 것으로, 입력된 비디오 신호내에 있는 수평 동기 신호를 검출하여 출력(Sync_Pulse)하는 동기 신호 검출기(10)와, 리세트 신호가 입력될 때까지 시스템 클럭(SYSTEM_CLOCK)을 클럭 입력(CLK)으로 받아 업-카운팅하는 카운터(20)와, 외부로부터 데이터를 주고 받음으로써 비디오 타이밍 신호의 포인터를 결정하여 출력하는 두 개의 프로그래머블 포인터(30, 31)와, 입력된 두 개의 신호를 비교하여 두 신호가 같을 경우 노리 '1'을 출력하는 두 개의 비교기(40, 41)와, 타이밍 신호(VideoTIMING_SIGNAL)를 발생시켜 출려하는 타이밍 신호 발생 수단(50)으로 구성되었으며, 디지털 처리더된 비디오 신호를 받아서 비디오 신호를 이루는 각 부분에 해당하는 타이밍 신호를 　디오 신호의 송기 신호에 동기시켜 생성함과 동시에, 각 응용 부분에 따라 차별화하여 적용할 수 있게 하기 위해서 생성되는 타이밍 신호들의 발생 포인트 및 신호의 길이 및 신호의 갯수를 조정가능케 하도록 타이밍이 조정가능한 비디오 신호 생성기에 관한 것이다.

Description

타이밍이 조정 가능한 비디오 신호 생성기

제1도는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기를 나타낸 블록도이고,

제2도는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기에서 프로그래머블 포인터가 현재 출력되는 값을 다시 입력으로 받는 경우의 타이밍도이고,

제3도는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기에서 프로그래머블 포인터가 새로운 값을 입력으로 받는 경우의 타이밍도이고,

제4도는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기의 전체 타이밍도이고,

제5도는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기의 비교기의 상세 회로도이다.

본 발명은 타이밍이 조정 가능한 비디오 신호 생성기에 관한 것으로서, 더 상세히 말하자면, 디지털 처리된 비디오 신호를 받아서 비디오 신호를 이루는 각 부분에 해당하는 타이밍 신호를 비디오 신호의 동기 신호에 동기시켜 생성함과 동시에, 각 응용 부분에 따라 차별화하여 적용할 수 있게 하기 위해서 생성되는 타이밍 신호들의 발생 포인트 및 신호의 길이 및 신호의 갯수를 조정가능케 하는 타이밍이 조정 가능한 비디오 신호 생성기에 관한 것이다.

디지털 프로세싱의 기술이 대중화되고 발전을 거듭함에 따라, 종래의 아날로그로 처리하던 비디오 신호를 디지털 로 처리하여야 하는 추세에 있으므로, 비디오 신호를 받아서 그의 각 부분에 해당하는 타이밍 신호들을 생성시켜 주는 3기능도 디지털 로 처리하여야 하며, 또한 사용자에 따라서 그 타이밍 신호들의 발생 타이밍(포인트) 및 그 신호의 길이를 임의로 조정하여 여러 가지 응용 회로에 적용할 수 있는 기술이 필요하게 되었다. 그러나, 이와 관련된 종래의 비디오 신호 생성기에서는, 비디오 신호의 각 부분에 해당하는 타이밍 신호들의 발생 타이밍 및 그 신호의 길이를 임의로 조정하지 못하여 사용자에 따라서 여러 가지 응용 회로에 적용할 수 없는 문제점이 있다. 따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 디지털 처리된 비디오 신호를 받아서 비디오 신호를 이루는 각 부분에 해당하는 타이밍 신호를 비디오 신호의 동기 신호에 동기시켜 생성함과 동시에, 각 응용 부분에 따라 차별화하여 적용할 수 있게 하기 위해서 생성되는 타이밍 신호들의 발생 포인트 및 신호의 길이 및 신호의 갯수를 조정가능케 하는 타이밍이 조정 가능한 비디오 신호 생성기를 제공하는 데에 있다. 상기의 목적을 달성하기 위한 본 발명의 구성은, 디지털 처리된 비디오 신호를 입력으로 받아, 입력된 비디오 신호내에 있는 수평 동기 신호를 검출하여 출력하는 동기 신호 검출기와; 상기 동기 신호 검출기로부터 출력된 동기 신호를 리세트 입력으로 받아 리세트시키며, 다음 리세트 신호가 입력될 때까지 시스템 클럭을 클럭 입력으로 받아 업-카운팅하는 카운터와; 외부로부터 데이터, 리드, 라이트 및 리세트 신호를 공통 입력으로 받고, 하드-와이어된 데이터 신호를 각각 입력으로 받아, 외부포부터 데이터를 주고 받음으로써 비디오 타이밍 신호의 포인터를 결정하여 출력하는 두 개의 프로그래머블 포인터와; 상기 카운터의 출력을 하나의 공통 입력으로 받고, 상기 프로그래머블 포인터의 출력을 각각 다른 하나의 입력으로 받아, 입력된 두 개의 신호를 비교하여 두 신호가 같을 경우 논리 '1'을 출력하는 두 개의 비교기와; 상기 비교기의 출력을 두 입력으로 받고 상기 시스템 클럭을 클럭 입력으로 받아, 타이밍 신호를 발생시켜 출력하는 타이밍 신호 발생 수단으로 이루어져 있다.

상기한 비교기의 구성은, 상기 카운터로부터 입력된 하나의 신호와 상기 프로그래머블 포인터로부터 입력된 다른 하나의 신호을 입력으로 받아, 상기한 두 입력에 대해서 각 비트별 배타-부정 논리합을 수행하여 출력하는 배타-부정 논리합 수단과; 상기 배타-부정 논리합 수단의 출력을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 부정 논리곱 수단과; 상기 부정 논리곱 수단의 출력을 입력으로 받아, 부정 논리합을 수행하여 출력하는 부정 논리합 수단으로 이루어져 있다.

이하, 본 발명이 속하는 기술 분야에서 지식을 가진 자가 본 발명을 용이하게 실시할 수 잇을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.

제1도는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기를 나타낸 블록도이고, 제5도는 제1도에 도시된 타이밍이 조정 가능한 비디오 신호 생성기의 비교기의 상세 회로도이다. 제1도에 도시되어 있듯이, 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기의 구성은, 디지털 처리된 비디오 신호(VIN8:0)을 입력으로 받아, 입력된 비디오 신호내에 있는 수평 동기 신호를 검출하여 출력(Sync_Pulse)하는 동기 신호 검출기와(10); 상기 동기 신호 검출기(10)로부터 출력된 동기 신호를 리세트 입력(RESET)으로 받아 리세트시키며, 다음 리세트 신호가 입력될 때까지 시스템 클럭(SYSTEM_CLOCK)을 클럭 입력(CLK)으로 받아 업-카운팅하는 11비트 카운터(20)와; 외부로부터 데이터(DATA10:0), 어드레스(ADDRESSn:0), 리드(RD), 라이트(WR) 및 리세트 신호(RES)를 공통 입력으로 받고, 하드-와이어된 데이터 신호(VALUE1, VALUE2)를 각각 입력으로 받아, 외부로부터 데이터를 주고 받음으로써 비디오 타이밍 신호의 포인터를 결정하여 출력하는 두 개의 11비트 프로그래머블 포인터(30,31)와; 상기 카운터(20)의 출력(CNT10:0)을 하나의 공통 입력(AIN10:0)으로 받고, 상기 프로그래머블 포인터(30, 31)의 출력을 각각 다른 하나의 입력(BIN10:0)으로 받아, 입력된 두 개의 신호를 비교하여 두 신호가 같을 경우 논리 '1'을 출력하는 두 개의 11비트 비교기(40, 41)와; 상기 비교기(40, 41)의 출력(EQUAL)을 두 입력(J_IN, K_IN)으로 받고 상기 시스템 클럭(SYSTEM_CLOCK)을 클럭 입력(CLK)으로 받아, 타이밍 신호(Video TIMING_SIGNAL)을 발생시켜 출력하는 JK 플립플롭(50)으로 이루어져 있다. 제5도에 도시되어 있듯이, 상기한 비교기(40, 41)의 구성은, 상기 카운터(20)로부터 입력된 하나의 신호(AIN10:0)와 상기 프로그래머블 포인터(30 또는 31)로부터 입력된 다른 하나의 신호(BIN10:0)를 각각 입력으로받아, 상기한 두 입력에 대해서 각 비트별 배타-부정논리합을 수행하여 출력하는 EX-NOR 게이트(I0∼I10)와; 상기 EX-NOR게이트(I0∼I2, I3∼I5, I6∼I8, I9∼I10)의 각 출력을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 NAND 게이트(I11∼I14)와; 상기 NAND게이트(I11∼I14)의 출력을 입력으로 받아, 부정 논리합을 수행하여 출력하는 NOR게이트(I15)로 이루어져 있다. 상기와 같이 이루어져 있는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기의 동작은 다음과 같다.

먼저, 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기를 구성하고 있는 각 블록들의 동작을 설명하면 다음과 같다. 제1도는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기를 나타낸 블록도이다.

제1도에 도시되어 있듯이, 동기 신호 검출기(10)는 디지털 처리된 비디오 신호(VIN8:0)를 입력 받아서, 비디오 신호내에 있는 수평 동기 신호(Horizontal Sync)를 검출하는데, 입력되는 디지털 값을 32와 비교하여 32와 같은 값을 갖는 입력이 발생시에 시스템 클럭(SYSTEM_CLOCK)의 한 주기에 해당하는 펄스(Sync_Pulse)를 발생시켜 출력한다. 다음으로, 11비트 카운터(20)는 상기한 동기 신호 검출기(10)로부터 출력되는 펄스(Sync_Pulse)를 받아서 카운트값을 리세트시키며, 다음 리세트 펄스가 입력될 때까지 시스템 클럭(SYSTEM_CLOCK)을 클럭으로 하여 업-카운트한다. 예를들어, 한 비디오 신호 주기동안에 1716개(한 비디오 라인 화소수의 2배)의 샘플링 클럭이 존재할 경우, 비디오 신호의 동기 신호 부분에서 주기적으로 리세트되므로 1716까지 카운트-업하고 리세트된다.

다음으로, 11비트 프로그래머블 포인터(30, 31)는 외부에서 데이터를 주고 받을 수 있는 프로그래머블 레지스터로서, 현재 출력 단자(DO10:0)를 통해서 출력되고 있는 값을 다시 읽을 경우에는 입력 단자(WRITE)에는 논리 '0'을 갖는 펄스를 입력하고, 입력 단자(READ)에 논리 '1'을 갖는 펄스를 입력하면, 출력 단자(DO10:0)에 출력되는 값이 입력 단자(DATA10:0)로 전해진다. 또한, 출력단자(DO10:0)에 새로운 값을 출력하게 하고자 할 때는 입력단자(READ)에는 논리 '0'을 입력하고, 입력단자(WRITE)에 논리 '1'을 입력하며, 그 때에 입력 단자(DATA10:0)에 새로운 값을 인가하면 새로 인가된 값이 출력 단자(DO10:0)를 통하여 출력하게 된다.

상기한 프로그래머블 포인터(30, 31)가 현재 출력되는 값을 다시 입력으로 받는 경우와, 새로운 값을 입력으로 받는 경우의 자세한 타이밍도가 제2도와 제3도에 도시되어 있다. 제2도에 도시되어 있듯이, 프로그래머블 포인터가 현재 출력되는 값을 다시 입력으로 받는 경우에는, 입력 단자(READ)에 논리 '1'을 갖는 펄스가 입력되며 리세트 입력(RES)은 논리 '1'이 입력되므로 디세이블된다.

제3도에 도시되어 있듯이, 프로그래머블 포인터가 새로운 값을 입력으로 받는 경우에는, 입력 단자(WRITE)에 논리 '1'을 갖는 펄스가 입력되며 리세트 입력(RES)은 논리 '1'이 입력되므로 디세이블된다.

또한, 하드-와이어된(Hard-Wired) 데이터 입력 단자(LV10:0)에 연결되는 값들은, 전압(VDD 또는 VSS)에 의해서 하드-와이어되며 이 값들은 타이밍이 조정 가능한 비디오 신호 생성기의 최초 동작시에 입력 단자(/RB)에 입력되는 리세트 신호에 의해 디폴트(Default)값으로서 출력 단자(DO10:0)로 출력하게 된다. 상기한 카운터(20)의 출력(CNT10:0)을 하나의 공통 입력(ANT10:0)으로 받고, 상기 프로그래머블 포인터(30, 31)의 출력을 각각 다른 하나의 입력(BIN10:0)으로 받는 11비트 비교기(40, 41)는 입력된 두 개의 신호(AIN10:0, BIN10:0)를 비교하여 두 신호가 같을 경우 논술 '1'을 출력 단자(EQUAL)를 통하여 출력하게 된다. 다음으로, 상기한 비교기(40, 41)의 출력(EQUAL)을 두 입력(J_IN, K_IN)으로 받고 상기 시스템 클럭(SYSTEM_CLOCK)을 클럭 입력(CLK)으로 받는 JK플립플롭(50)은, 마스터-슬레이브 모드(Master-Slave Mode)의 플립플롭이며, 입력 단자(J_IN, K_IN)에 모두 논리 '0'이 입력되고 있다가 하나의 입력 단자(J_IN)에 시스템 클럭(SYSTEM_CLOCK) 한 주기동안의 논리 '1'이 입력되면, 출력 단자(OUT)로 논리 '1'이 출력된다.

그 후, 상기 플립플롭(50)의 다른 하나의 입력(K_IN)으로 시스템 클럭(SYSTEM_CLOCK) 한 주기동안의 논리 '1'이 입력되면, 출력 단자(OUT)로 출력되던 논리 '1'이 논리 '0'으로 리세트된다.

그러면, 상기한 각 블록의 동작을 참고로 하여 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기의 전체적인 동작을 설명하면 다음과 같다.

동기 신호 검출기(10)에 의해서 검출된 신호(Sync_Pulse)는 비디오 신호의 수평 동기 신호 부분에서 같은 타이밍에 발생하게 되며, 상기 신호(Sync_Pulse)에 의해서 11비트 카운터(20)는 리세트되므로, 비디오 신호와 같은 주기로 리세트되어 카운트-업한다. 따라서, 상기 11비트 카운터(20)의 출력값은 비디오 신호에 동기되어졌으며, 제1도의 상단에 위치한 11비트 프로그래머블 포인터(30)에 의해서 사용자가 원하는 비디오 타이밍 신호의 시작 포인트(Starting Point)를 입력하면 그 값과 상기 11비트 카운터(20)의 출력값(CNT10:0)을 비교하여, 서로 같은 값일 경우에 시스템 클럭(SYSTEM_CLOCK)의 한 주기에 해당하는 논리 '1'을 갖는 펄스가 상기 JK 프립플롭(50)의 하나의 입력 단자(J_IN)로 입력되어, 본 발명의 실시예에 따른 타이밍 조정 가능한 비디오 신호 생성기의 최종 출력인 상기 JK 플립플롭(50)의 출력단자(OUT)를 통해서 논리 '0'에서 논리 '1'로 전환된 신호가 출력된다. 또한, 제1도의 하단에 위치한 11비트 프로그래머블 포인터(31)를 통해서 사용자가 원하는 비디오 타이밍 신호의 마지막 포인트(Ending Point)를 입력하면 그 값과 상기 11비트 카운터(20)의 출력값(CNT10:0)을 비교하여, 서로 같은 값일 경우에 시스템 클럭(SYSTEM_CLOCK)의 한 주기에 해당하는 논리 '1'을 갖는 펄스가 상기 JK 플립플롭(50)의 다른 하나의 입력 단자(K_IN)로 입력되어, 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기의 최종 출력인 상기 JK 플립플롭(50)의 출력 단자(OUT)를 통해서 논리 '1'에서 논리 '0'로 전환된 신호가 출력된다. 이렇게 함으로써 비디오 신호의 각 부분에 해당하는, 예를 들어 싱크-팁 게이트(Sync-Tip Gate), 백-포치 게이트(Back-Porch Gate), 액티브 비디오 에리어(Active Video Area)등의 타이밍 신호들을 하드-와이어된 값들에 의해서 디폴트로 정하여 얻을 수 있으며, 상기11비트 프로그래머블 포인터(30, 31)의 입력 단자에 연결된 데이터 버스(DATA10:0)와 어드레스 버스(ADDRESSn:0)를 사용하여 사용자가 원하는 구간의 타이밍 신호들을 생성시킬 수 있다. 제1도에서는 하나의 비디오 타이밍 신호를 생성하는 예를 보았으며, 제1도에 도시되어 있는 바와 같이 하나의 비디오 타이밍 신호를 생성하기 위해서는, 두 개의 프로그래머블 포인터(30, 31)와 두 개의 비교기(40, 41) 그리고 하나의 JK 플립플롭(50)이 필요하므로 m개의 비디오 타이밍 신호를 생성시키기 위해서는, 앞에서 설명한 다섯 개의 블록(30, 31, 40, 41, 50)들을 하나의 구조로 볼 때 m개의 구조를 병렬로 연결하여, 프로그래머블 포인터들은 데이터 버스(DATA10:0)와 어드레스 버스(ADDRESSn:0)로 연결하며, 비교기들은 카운터의 출력을 입력으로 연결하면 된다. 여기서, 제1도에 도시된 블록들(20, 30, 31, 40, 41)이 11비트로 처리되는 이유는, 상기한 블록들이 비디오 신호의 한 주기내에 포함되는 샘플링 클럭의 수에 종속되며, 비디오 신호의 한 주기내에 1716개의 샘플링 클럭(=시스템 클럭)이 필요할 경우에는 1716이 2의 10승보다는 크고, 2의 11보다는 작기 때문이다. 상기한 어드레스 버스(ADDRESSn:0)의 비트수는 생성시키고자 하는 비디오 타이밍 신호의 갯수에 의해 결정되므로, 만약 8개의 비디오 타이밍 신호를 만들고자 한다면 n은 2가 되어야 할 것이다. 따라서 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기는 비디오 신호에만 응용이 가능한 거이 아니고, 비디오 신호의 동기 신호처럼 주기적인 신호의 기준을 정하여 동기시킬 수 있는 모든 신호에 응용이 가능하다.

마지막으로, 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기의 전체 타이밍도에 대해서 설명하기로 한다. 제4도는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기의 전체 타이밍도이다. JK 플립플롭(50)의 하나의 입력(J_IN)에 연결된 비교기(40)의 하나의 입력(BIN10:0)으로 700(VALUE1 또는 DATA10:0에 의해서 입력된 값)이 프로그래머블 포인터(30)에 의해서 입력되고, JK 플립플롭(50)의 다른 하나의 입력(K_IN)에 연결된 비교기(41)의 하나의 입력(BIN10:0)으로 1000(VALUE2 또는 DATA10:0에 의해서 입력된 값)이 프로그래머블 포인터(31)에 의해서 입력될 때, 상기한 카운터(20)와 동기 신호 검출기(10) 그리고 JK 플립플롭(50)의 출력은 제4도에 도시된 바와 같은 파형으로 나타나게 된다. 즉, 상기한 동기 신호 검출기(10)로부터 출력되는 신호(Sync_Pulse)에 의해서 카운터(20)는 주기적으로 리세트되며, 프로그래머블 포인터(30, 31)에 의해 설정된 시작 포인트로부터 마지막 포이트까지 JK 플립플롭(50)은 하나의 비디오 타이밍 신호(Video TIMING_SIGNAL)를 생성시킨다. 따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 타이밍이 조정 가능한 비디오 신호 생성기의 효과는, 디지털 처리된 비디오 신호를 받아서 비디오 신호를 이루는 각 부분에 해당하는 타이밍 신호를 비디오 신호의 동기 신호에 동기시켜 생성함과 동시에, 각 응용 부분에 따라 차별화하여 적용할 수 있게 하기 위해서 생성되는 타이밍 신호들의 발생 포인트 및 신호의 길이 및 신호의 갯수를 조정가능케 하도록 한 것이다.

Claims

디지탈 처리된 비디오 신호(VIN8:0)를 입력으로 받아, 입력된 비디오 신호내에 있는 수평 동기 신호를 검출하여 출력(Sync_Pulse)하는 동기 신호 검출기(10)와; 상기 동기 신호 검출기(10)로부터 출력된 동기 신호를 리세트 입력(RESET)으로 받아 리세트시키며, 다음 리세트 신호가 입력될 때까지 시스템 클럭(SYSTEM_CLOCK)을 클럭 입력(CLK)으로 받아 업-카운팅하는 카운터(20)와; 외부로부터 데이터(DATA10:0), 어드레스(ADDRESSn:0), 리드(RD), 라이트(WR) 및 리세트 신호(RES)를 공통 입력으로 받고, 하드-와이어된 데이터 신호(VALUE1, VALUE2)를 각각 입력으로 받아, 외부로부터 데이터를 주고 받음으로써 비디오 타이밍 신호의 포인터를 결정하여 출력하는 두 개의 프로그래머블 포인터(30, 31)와; 상기 카운터(20)의 출력(CNT10:0)을 하나의 공통 입력(AIN10:0)으로 받고, 상기 프로그래머블 포인터(30, 31)의 출력을 각각 다른 하나의 입력(BIN10:0)으로 받아, 입력된 두 개의 신호를 비교하여 두 신호가 같을 경우 논리 '1'을 출력하는 두 개의 비교기(40, 41)와; 상기 비교기(40, 41)의 출력(EQUAL)을 두 입력(J_IN, K_IN)으로 받고 상기 시스템 클럭(SYSTEM_CLOCK)을 클럭 입력(CLK)으로 받아, 타이밍 신호(Video TIMING_SIGNAL)를 발생시켜 출력하는 타이밍 신호 발생 수단(50)으로 이루어져 있는 것을 특징으로 하는 타이밍이 조정 가능한 비디오 신호 생성기.
제1항에 있어서, 상기한 비교기(40 또는 41)는, 상기 카운터(20)로부터 입력된 하나의 신호(AIN10:0)와 상기 프로그래머블 포인터(30 또는 31)로부터 입력된 다른 하나의 신호(BIN10:0)를 각각 입력으로 받아, 상기한 두 입력에 대해서 각 비트별 배타-부정 논리합을 수행하여 출력하는 배타-부정 논리합 수단(I10∼I10)과; 상기 배타-부정 논리합 수단(I0∼I2, I3∼I5, I6∼I8, I9∼I10)의 각 출력을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 부정 논리곱 수단(I11∼I14)과; 상기 부정 논리곱 수단(I11∼I14)의 출력을 입력으로 받아, 부정 논리합을 수행하여 출력하는 부정 논리합 수단(I15)으로 이루어져 있는 것을 특징으로 하는 타이밍이 조정 가능한 비디오 신호 생성기.
제1항에 있어서, 상기한 카운터(20), 프로그래머블 포인터(30, 31) 및 비교기(40, 41)는 11비트로 디지털 처리되도록 구성되어 있는 것을 특징으로 하는 타이밍이 조정 가능한 비디오 신호 생성기.
제1항에 있어서, 상기한 타이밍 신호 발생 수단(50)은 JK 플립플롭으로 이루어져 있는 것을 특징으로하는 타이밍이 조정 가능한 비디오 신호 생성기.
제2항에 있어서, 상기한 배타-부정 논리합 수단(I0∼I10)은 EX-NOR 게이트로 이루어져 있는 것을 특징으로 하는 타이밍이 조정 가능한 비디오 신호 생성기.