JP3343807B2

JP3343807B2 - タイミング信号発生装置

Info

Publication number: JP3343807B2
Application number: JP31847395A
Authority: JP
Inventors: 和夫信太
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-11-14
Filing date: 1995-11-14
Publication date: 2002-11-11
Anticipated expiration: 2015-11-14
Also published as: JPH09139732A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＴＤＭＡ（時分割
多元接続）方式のディジタル携帯電話など、一定の周期
の中で任意のタイミングを多数発生させることが必要な
機器に用いるタイミング信号発生装置に関し、特に、回
路規模を拡大することなく、多数のタイミングの発生を
可能にしたものである。

【０００２】

【従来の技術】各機器における制御機構の多くは、制御
対象が動作を開始するときの基準となるタイミング信号
を一定の周期で発生させることを必要としている。

【０００３】このタイミング信号を発生する従来のタイ
ミング信号発生装置は、図６に示すように、クロック信
号により、ある一定周期で時間をカウントするタイマ51
と、外部条件に同期するようにタイマ51をリセットする
同期制御部52と、タイミング信号発生の設定値を記憶す
るメモリ部53と、タイマ51の値とメモリ部53に記憶され
たタイミング信号の設定値とを比較し、一致したとき一
致検出信号を発生する一致検出部54〜57と、一致検出部
54〜57より出力された、タイミング信号の発生開始及び
発生終了を示すパルス信号よりタイミング信号を生成す
る出力制御部58、59とを備えている。

【０００４】この装置では、図７に示すように、タイマ
51が、クロック信号を一定数まで繰り返しカウントし、
カウント値５ａを各一致検出部54〜57に出力する。図中
のカウント値５ａの波形は、横軸の時間に対して、縦軸
にタイマの値を模式的に表したもので、時間が経つに連
れてタイマの値がカウントアップしていく様子を示して
いる。通常カウントアップはディジタル的に行なわれる
ため波形は階段状になるが、ここではイメージだけを示
すものであるので直線で表している。

【０００５】また、メモリ部53は、各一致検出部54〜57
のそれぞれに、信号線を通じて、発生タイミングの設定
値５ｂ、５ｃ、５ｄ、５ｅを示す複数のビットを伝え
る。各一致検出部54〜57は、タイマの値５ａと、メモリ
部53から通知された発生タイミングの値５ｂ、５ｃ、５
ｄ、５ｅとが一致すると、それぞれ一致検出信号５ｆ、
５ｇ、５ｈ、５ｉを発生する。このうち一致検出信号５
ｆと５ｈとが出力制御部１58に入力し、出力制御部１58
は、この一致検出信号５ｆ、５ｈの間をハイレベルとす
るタイミング信号５Ａを生成する。同様に、出力制御部
２59は、一致検出信号５ｇと５ｉとによりタイミング信
号５Ｂを生成する。

【０００６】また、タイミング信号の発生位置を変更す
る場合は、メモリ部53に設定された発生タイミングの値
を変更する。

【０００７】この例では、簡略化のために、２本のタイ
ミング信号を出力する場合のブロック構成を示している
が、多数のタイミング信号を発生させる場合には、メモ
リ容量、一致検出部や出力制御部を増設することにより
対応することができる。

【０００８】

【発明が解決しようとする課題】しかし、従来のタイミ
ング信号発生装置では、多数のタイミング信号を発生さ
せる場合に、その信号数に応じて、メモリ容量、一致検
出部、出力制御部を増設する必要があり、回路規模が大
きくなる。特にこの点は、小型化、低消費電力化が要求
される携帯機器に取って極めて不都合であり、内蔵する
ＬＳＩ（大規模集積回路）等の回路規模が増大し、ＬＳ
Ｉの高集積化が妨げられ、ＬＳＩのコスト増を招来す
る。また、回路規模に比例して、消費電流も増大する。

【０００９】本発明は、こうした従来の問題点を解決す
るものであり、回路規模の増大を招くことなく、多数の
タイミング信号の生成を可能にするタイミング信号発生
装置を提供することを目的としている。

【００１０】

【課題を解決するための手段】そこで、本発明のタイミ
ング信号発生装置では、タイミング信号の変化点の時間
的位置について指定する位置情報とこのタイミング信号
の出力端子及びその変化点での信号変化について指定す
る出力制御情報とを複数記憶するメモリと、メモリから
読み出された位置情報とタイマの値とを比較し、それら
が一致したとき一致検出パルスを発生する一致検出手段
と、メモリから読み出された出力制御情報と一致検出手
段から出力された一致検出パルスとを基に、指定された
タイミング信号を生成する出力制御手段と、一致検出手
段から一致検出パルスが出力されたとき、メモリに対し
て次に読み出すべき各情報のアドレスについて指定する
アドレス信号を発生するアドレスカウンタ手段とを設け
ている。

【００１１】この装置では、一つの一致検出手段が、メ
モリから次々と読み出される各位置情報にタイマ値が達
したとき、一致検出パルスを順次出力し、出力制御手段
が、出力制御情報に基づいて、この一致検出パルスに同
期するタイミング信号を作成する。そのため、一つの一
致検出手段を用いるだけで多数のタイミング信号を発生
させることが可能であり、回路規模の拡大を抑えること
ができる。

【００１２】

【発明の実施の形態】本発明の請求項１に記載の発明
は、タイマの計時する値が、指定された時間的位置に一
致したことを検出してタイミング信号を発生するタイミ
ング信号発生装置において、タイミング信号の変化点の
時間的位置について指定する位置情報と、このタイミン
グ信号の出力端子及びその変化点での信号変化について
指定する出力制御情報とを複数記憶するメモリと、メモ
リから読み出された位置情報とタイマの値とを比較し、
それらが一致したとき一致検出パルスを発生する一致検
出手段と、メモリから読み出された出力制御情報と一致
検出手段から出力された一致検出パルスとを基に、指定
されたタイミング信号を生成する出力制御手段と、一致
検出手段から一致検出パルスが出力されたとき、メモリ
に対して次に読み出すべき各情報のアドレスについて指
定するアドレス信号を発生するアドレスカウンタ手段と
を設けたものであり、一つの一致検出手段を用いるだけ
で多数のタイミング信号を発生させることが可能とな
る。

【００１３】請求項２に記載の発明は、メモリに、一致
検出パルスの出力の可否について指定するパルス制御情
報を併せて記憶させ、このメモリから読み出されたパル
ス制御情報に従って出力制御手段への一致検出パルスの
出力を制御する論理ゲートを設けたものであり、パルス
制御情報の設定により、特定のタイミング信号の出力を
ＯＦＦにすることができる。

【００１４】請求項３に記載の発明は、タイマが、外部
から与えられる基準クロック信号によって、値をインク
リメントするように構成したものであり、この場合、メ
モリからは、タイミング信号の変化点の指定された時間
的位置が小さい順に、記憶された情報が読み出される。

【００１５】請求項４に記載の発明は、タイマが、外部
から与えられる基準クロック信号によって、値をデクリ
メントするように構成したものであり、この場合、メモ
リからは、タイミング信号の変化点の指定された時間的
位置が大きい順に、記憶された情報が読み出される。

【００１６】以下、本発明の実施の形態について、図面
を用いて説明する。

【００１７】本発明の実施形態におけるタイミング信号
発生装置は、図１に示すように、外部から与えられる基
準クロック信号によって、その値をインクリメントする
基準時刻用タイマ11と、外部条件に同期するようにタイ
マ11をリセットする同期制御部12と、各タイミング信号
の発生開始／終了位置情報やパルス発生の可否を表すパ
ルス制御情報、信号の出力形態を規定する出力制御情報
を記憶するメモリ部13と、メモリ部13から読み出したタ
イミング信号の発生開始／終了位置情報１ｂと基準時刻
用タイマ11の値１ａとを比較し、一致したときに一致検
出パルス１ｃを発生する一致検出部14と、メモリ部13か
ら読み出したパルス制御情報１ｆがアクティブのとき、
一致検出部14から出力された一致検出パルス１ｃをその
まま出力する論理ゲート16と、一致検出部14から一致検
出パルス１ｃが出力されたときにメモリ部13に対して次
に読み出す情報のアドレス信号１ｄを出力するアドレス
カウンタ部15と、メモリ部13から読み出した出力制御情
報１ｅと一致検出パルス１ｇとから各タイミング信号ｓ
ｉｇ１〜ｓｉｇＮを生成する出力制御部17とを備えてい
る。メモリ部13は、リードオンリーメモリ（ＲＯＭ）、
ランダムアクセスメモリ（ＲＡＭ）、データレジスタ等
で構成する。

【００１８】メモリ部13には、図２に示すように、所望
するタイミング信号ｓｉｇ１〜ｓｉｇ４の立上がりまた
は立下がりの位置を規定する発生開始／終了位置情報１
ｂと、そのときの出力形態、つまり、出力制御部17から
出力する端子の種類を指定する端子切替制御情報、及
び、そのときの信号の立上がりまたは立下がりの別を指
定する立上がり／立下がり切替制御情報について規定す
る出力制御情報１ｅと、そのときの信号出力の可否を表
すパルス制御情報１ｆとを、その立上がりまたは立下が
りの出現順（図３に示すｓｉｇ１〜ｓｉｇ４の信号変化
点（Ｌ→ＨまたはＨ→Ｌへの変化する点）のタイマ値の
小さい順）に予め記憶させておく。

【００１９】このタイミング信号発生装置の動作を図３
のタイミング図を用いて説明する。基準時刻用タイマ11
の動作をイネーブルにすると、タイマ11は、カウントを
開始し、基準クロックが入力するごとに、インクリメン
トしたタイマ値１ａを一致検出部14に出力する。同時に
アドレスカウンタ部15は、メモリ部13に対して先頭アド
レスＭを指定するアドレス信号１ｄを出力し、これによ
り、メモリ部13は、先頭アドレスＭに記述されているタ
イミング信号発生開始／終了位置情報１ｂ（タイマ値
「５」がタイミング信号の発生開始または終了位置とな
る）と、出力制御情報１ｅ（ｓｉｇ１の出力端子から信
号を出力し、信号を立上げる）と、パルス制御情報１ｆ
（一致検出パルスを出力する）とを出力する。このタイ
ミング信号発生開始／終了位置情報１ｂは一致検出部14
に、出力制御情報１ｅは出力制御部17に、また、パルス
制御情報１ｆは論理ゲート16にそれぞれ入力する。な
お、タイマ値１ａ、タイミング信号発生開始／終了位置
情報１ｂ、アドレス信号１ｄ及び出力制御情報１ｅの各
々は、複数のビットを伝送する信号線を使って送られ
る。

【００２０】一致検出部14は、タイマ11の値１ａが、タ
イミング信号発生開始／終了位置情報１ｂで伝えられた
「５」に一致したとき、一致検出パルス１ｃを発生す
る。このとき、ＡＮＤゲート16は、メモリ部13から送ら
れたパルス制御情報１ｆがアクティブ状態なので、出力
制御部17に対して一致検出パルス１ｇをそのまま出力す
る。出力制御部17は、この一致検出パルス１ｇとメモリ
部13から送られた出力制御情報１ｅとに基づいて、一致
検出パルス１ｇの立下がりに合わせて、タイミング信号
ｓｉｇ１をロウからハイに立上げる。

【００２１】また、一致検出部14の一致検出パルス１ｃ
はアドレスカウンタ部15にも入力し、アドレスカウンタ
部15は、次のアドレスＭ＋１を指定するアドレス信号１
ｄをメモリ部13に出力する。これを受けてメモリ部13
は、アドレスＭ＋１に記述されているタイミング信号発
生開始／終了位置情報１ｂ（タイマ値「１１」がタイミ
ング信号の発生開始または終了位置となる）と、出力制
御情報１ｅ（ｓｉｇ２の出力端子から信号を出力し、信
号を立上げる）と、パルス制御情報１ｆ（一致検出パル
スを出力する）とを、それぞれ一致検出部14、出力制御
部17、論理ゲート16に出力する。一致検出部14は、タイ
マ値１ａが「１１」に達したとき、一致検出パルス１ｃ
を出力し、それに基づいて出力制御部17は、タイミング
信号ｓｉｇ２をロウからハイに立上げる。

【００２２】出力制御部17は、図５に示すように、一致
検出パルス１ｇと端子切替情報１ｅとの論理積を取るＡ
ＮＤゲート401〜404と、立上がり／立下がり切替制御情
報１ｅの種別に応じて２つのラインに異なる信号を出力
する１ｔｏ２セレクタ405〜408と、セレクタ405〜408の
一方の出力とタイミング信号の出力との論理和を取るＯ
Ｒゲート409〜412と、ＯＲゲート409〜412の出力とセレ
クタ405〜408の他方の反転出力との論理積を取るＡＮＤ
ゲート413〜416と、ＡＮＤゲート413〜416の出力を基準
クロック信号に同期した出力に作り変えるＤフリップフ
ロップ417〜420とを備えている。

【００２３】この出力制御部17では、一致検出パルス１
ｇが入力すると、ＡＮＤゲート401〜404の内、端子切替
情報１ｅで選択されたＡＮＤゲート、例えばＡＮＤゲー
ト401のみが一致検出パルスを出力する。１ｔｏ２セレ
クタ405は、一致検出パルスが入力すると、立上がり／
立下がり切替制御情報１ｅがハイ（立上がり）のときに
は、ＯＲゲート409に一致検出パルスを出力し、逆に、
立上がり／立下がり切替制御情報１ｅがロウ（立下が
り）のときには、ＡＮＤゲート413に一致検出パルスを
出力する。

【００２４】ＯＲゲート409は、セレクタ405から一致検
出パルスが入力すると、それをＡＮＤゲート413に出力
する。ＡＮＤゲート413には、またセレクタ405からのロ
ウレベルが反転して入力しているため、ＡＮＤゲート41
3は、それらの論理積を取ることにより、一致検出パル
スをＤフリップフロップ417に出力する。そのためＤフ
リップフロップ417は、次にクロックが入力したとき、
クロックの立上がりに合わせてＱ出力をハイに変換し、
ｓｉｇ１を出力する。

【００２５】Ｄフリップフロップ417の出力は、ＯＲゲ
ート409に入力する。そのため、ＯＲゲート409はハイレ
ベルを出力し続け、ＡＮＤゲート413からもハイレベル
が出力され、そのためＤフリップフロップ417は、ハイ
レベルのｓｉｇ１の出力を継続する。

【００２６】一方、セレクタ405は、立上がり／立下が
り切替制御情報１ｅがロウ（立下がり）のときに、ＡＮ
Ｄゲート401から一致検出パルスが入力すると、その一
致検出パルスをＡＮＤゲート413に出力する。この出力
は反転してＡＮＤゲート413に入力するため、ＡＮＤゲ
ート413の出力はロウレベルに変わる。そのためＤフリ
ップフロップ417は、次にクロックが入力したとき、ク
ロックの立上がりに合わせてＱ出力をロウに変換し、ｓ
ｉｇ１の出力を立下げる。

【００２７】Ｄフリップフロップ417の出力がロウにな
ると、ＯＲゲート409の出力がロウになり、そのため、
セレクタ405のＡＮＤゲート413への出力がロウに変わっ
た後も、ＡＮＤゲート413の出力はロウを維持する。そ
のためＤフリップフロップ417の出力はロウのままとな
る。

【００２８】こうした出力制御部17の動作により、図３
の場合では、タイマ値が５に達したとき、タイミング信
号ｓｉｇ１が立上がり、タイマ値が１１に達したとき、
タイミング信号ｓｉｇ２が立上がり、タイマ値が１３に
達したとき、タイミング信号ｓｉｇ１が立下がり、タイ
マ値が１７に達したとき、タイミング信号ｓｉｇ３が立
上がり、タイマ値が２０に達したとき、タイミング信号
ｓｉｇ４が立上がり、タイマ値が２３に達したとき、タ
イミング信号ｓｉｇ２が立下がり、タイマ値が２６に達
したとき、タイミング信号ｓｉｇ４が立下がり、そし
て、タイマ値が２８に達したとき、タイミング信号ｓｉ
ｇ３が立下がる。

【００２９】また、図４では、一致検出パルス１ｇの発
生を制御するパルス制御情報１ｆを一部期間において未
出力にする場合を示している。こうすることにより、特
定のタイミング信号（ここではｓｉｇ２とｓｉｇ３）の
発生をＯＦＦにすることが可能となる。

【００３０】また、各タイミング信号の発生時期は、メ
モリ部における一致検出パルスの位置（タイミング信号
発生開始／終了位置情報１ｂ）の設定を変えることによ
り、フレキシブルに変更することができる。

【００３１】また、この実施形態では、基準時刻用タイ
マが基準クロック信号によってインクリメントするよう
に構成しているが、これを、デクリメントするように変
更することもできる。この場合、タイマの値１ａは、図
３において、横軸の時間が進むに連れて、増加するので
はなく、減少する。また、図２のメモリ・マップ上に
は、信号変化点（Ｌ→ＨもしくはＨ→Ｌへ変化する点）
のタイマ値が大きい順に、各データを記憶させる。その
他の動作については、先の実施形態の場合と同じであ
る。

【００３２】また、図１の構成において、論理積ゲート
16を除き、一致検出パルスが常に出力制御部17に入力す
るように構成することもできる。

【００３３】

【発明の効果】以上の説明から明らかなように、本発明
のタイミング信号発生装置は、多数のタイミング信号を
発生させる場合でも、一致検出部は１つで済むために、
回路規模の増大を抑えることができ、ＬＳＩの高集積化
が可能になる。さらに、回路規模の削減に伴い消費電流
を小さく抑えることができる。

【図面の簡単な説明】

【図１】本発明の実施形態におけるタイミング信号発生
装置の構成を示すブロック図、

【図２】前記タイミング信号発生装置のメモリ・マッ
プ、

【図３】前記タイミング信号発生装置の動作を示すタイ
ミング・チャート、

【図４】前記タイミング信号発生装置のパルス制御情報
を変更したときの動作を示すタイミング・チャート、

【図５】前記タイミング信号発生装置の出力制御部の具
体例、

【図６】従来のタイミング信号発生装置の構成を示すブ
ロック図、

【図７】符号のタイミング信号発生装置の動作を示すタ
イミング図である。

【符号の説明】

11、51 基準時刻用タイマ12、52 同期制御部13、53
メモリ部14、54〜57 一致検出部15 アドレスカウンタ
部16 ＡＮＤゲート17、58、59 出力制御部１ａタイ
マ11の出力値１ｂタイミング信号発生開始／終了位置
情報１ｃ一致検出パルス１ｄアドレス信号１ｅ出
力制御情報１ｆパルス制御情報１ｇパルス制御情報
により制御された一致検出パルス401〜404、413〜416
ＡＮＤゲート405〜408 １ｔｏ２セレクタ409〜412 Ｏ
Ｒゲート417〜420 Ｄフリップフロップ

Claims

(57)【特許請求の範囲】

【請求項１】タイマの計時する値が、指定された時間
的位置に一致したことを検出してタイミング信号を発生
するタイミング信号発生装置において、タイミング信号
の変化点の時間的位置について指定する位置情報と、前
記タイミング信号の出力端子及び前記変化点での信号変
化について指定する出力制御情報とを複数記憶するメモ
リと、前記メモリから読み出された前記位置情報と前記
タイマの値とを比較し、それらが一致したとき一致検出
パルスを発生する一致検出手段と、前記メモリから読み
出された前記出力制御情報と、前記一致検出手段から出
力された一致検出パルスとを基に、指定されたタイミン
グ信号を生成する出力制御手段と、前記一致検出手段か
ら一致検出パルスが出力されたとき、前記メモリに対し
て次に読み出すべき各情報のアドレスについて指定する
アドレス信号を発生するアドレスカウンタ手段とを備え
ることを特徴とするタイミング信号発生装置。
【請求項２】前記メモリが、前記一致検出パルスの出
力の可否について指定するパルス制御情報を併せて記憶
し、前記メモリから読み出された前記パルス制御情報に
従って前記出力制御手段への一致検出パルスの出力を制
御する論理ゲートを備えることを特徴とする請求項１に
記載のタイミング信号発生装置。
【請求項３】前記タイマが、外部から与えられる基準
クロック信号によって、値をインクリメントすることを
特徴とする請求項１または２に記載のタイミング信号発
生装置。
【請求項４】前記タイマが、外部から与えられる基準
クロック信号によって、値をデクリメントすることを特
徴とする請求項１または２に記載のタイミング信号発生
装置。