KR910009811B1 - 주파수 카운터 - Google Patents

Abstract

내용 없음.

Description

주파수 카운터

제1도는 본 발명에 따른 주파수 카운터 회로도.

제2도는 제1도의 일부분의 동작 파형도.

제3도는 측정데이터 비트맵.

* 도면의 주요부분에 대한 부호의 설명

23 : 샘플링 클럭발생부 30 : 신호폭 조정부

46, 47 : 제1, 제2주파수 계수부 52 : 카운트데이터 레지스터부

본 발명은 주파수 카운터에 관한 것으로 특히 피측정 주파수를 카운트하여 측정값을 디지털화하여 출력하도록 한 주파수 카운터 회로에 관한 것이다. 통상적으로 주파수 카운터(Frequency counter)라함은 소정의 주기를 가지는 피측정주파수를 소정주기의 기준주파수로 카운트하여 상기 피측정 주파수의 값을 측정하는 장비로서 시스템의 동작상태를 파악하기 위하여 널리 쓰이고 있다.

현재 상기와 같은 통상의 주파수 카운터는 광대역 범위의 주파수를 측정할 수 있는 하나의 계측기 시스템으로만 제작되고 있어 그 구성회로가 매우 복잡하며 가격 또한 고가이다.

따라서 주파수가 서로다른 다수의 클럭원(Clock source)를 가지는 전자시스템에 있어서 상기의 클럭원을 제공하는 클럭발생회로의 동작을 상시 측정하여야 할 경우에는 상기와 같은 고가의 계측장비를 필수적으로 사용하여야만 했다.

그러므로 다수의 클럭원을 가지는 시스템에서 클럭들의 발생회로가 정상적으로 동작되는지는 시스템내에서 자체 진단할 수 없었고, 수십 MHZ 미만 대역의 각종 클럭신호를 검색하는 경우에도 고가의 장비가 필수적이었다.

따라서 본 발명의 목적은 피측정 주파수를 간단한 회로의 구성으로서 계수하여 그 측정값을 디지털 값으로 변환할 수 있도록한 주파수 카운터를 제공함에 있다.

본 발명의 다른 목적은 디지털 또는 아나로그 시스템내에 내장되어 상기 시스템에서 사용되는 주파수를 카운트하여 시스템 클럭발생회로의 자체진단을 행할 수 있도록 하는 주파수 카운터회로를 제공함에 있다.

본 발명의 또다른 목적은 온/오프 듀티가 다른 주파수의 듀티를 측정할 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 주파수 카운터 회로도로서, 소정주파수의 기준클럭 MCLK을 발생하는 기준 클럭발생기(10)와, 상기 기준 클럭발생기(10)의 기준클럭 MCLK를 2분주하여 제1클럭 SF1를 출력하는 2분주기(12)와, 상기 제1분주기(12)의 분주출력을 5분주 출력하여 제2클럭 SF2를 출력하는 제2분주기(14)와, 상기 제2분주기(14)의 출력을 10분주하여 제3클럭 SF3를 출력하는 제3분주기(16)와, 제3분주기(16)의 출력을 10분주하여 제4클럭 SF4를 출력하는 제4분주기(18)와, 제4분주기(18)의 출력을 10분주하여 제5클럭 SF5를 출력하는 제5분주기(20)와, 상기 제5분주기(20)의 출력을 10분주하여 제6클럭 SF6를 출력하는 제6분주기(22)로 구성되어 상기 기준 클럭발생기(10)의 출력을 주기가 다른 주파수로 멀티 분주하여 다수의 샘플링 클럭을 발생하는 샘플링 클럭발생부(23)와, 상기 샘플링 클럭발생부(23)의 제1-제6클럭 SF1-SF6과 기준 클럭발생기(10)의 기준클럭 MCLK를 입력하며 상기 입력을 샘플링클럭 선택신호(Sampling Clock Selection Singnal : SCSS)(이하 선택신호 SCSS라함)의 입력에 따라 선택 출력하는 선택기(24)와, 피측정주파수(SF1)를 10분주 출력하는 제7분주기(26)와, 상기 제7분주기(26)의 출력과 피측정 주파수(SF1)를 입력하며 입력주파수 폭 조정신호(IFSS)에 따라 두입력중 하나를 선택출력하는 멀티플렉서(28)로 구성되어 입력신호 폭을 조정하는 신호폭 조정부(30)와, 10진 카운터인 제1, 제2, 제3카운터(34, 36, 38)가 캐스캐이드(Cascade)접속되며 상기 멀티플렉서(28)의 출력단(Y)과 지연기(DY1)가 접속되어 상기 지연기(DY1) 접속노드가 상기 제1, 제2, 제3카운터(34, 36, 38)의 인에이블단자(EN)에 접속되고 상기 지연기(DY1)의 지연 출력이 클리어단자(CL)에 접속되어 상기 멀티플렉서(28)의 출력주파수의 로우 듀레이션(Low Duration)을 상기 선택기(24)의 샘플링 클럭으로 카운트하여 계수데이터(LDCD1-LDCD3)를 출력하는 제1주파수 계수부(46)와, 10진 카운터인 제4, 제5, 제6카운터(40, 42, 44)가 캐스캐이드(Cascade)접속되며 상기 멀티플렉서(28)의 출력단(Y)과 접지사이에 인버터(32)와 지연기(DY2)가 접속되어 상기 인버터(32)와 지연기(DY2) 접속노드가 상기 제4, 제5, 제6카운터(40, 42, 44)의 인에이블단자(EN)에 접속되고 상기 지연기(DY2)의 출력이 클리어단자(CL)에 접속되어 상기 멀티플렉서(28)의 출력주파수의 하이 듀레이션(High Duration)을 상기 선택기(24)의 샘플링 클럭으로 카운트하여 계수데이터(HDCD1-HDCD3)를 출력하는 제2주파수 계수부(47)와, 상기 제1-제3카운터(34, 36, 38)의 계수데이터(LDCD1-LDCD3)를 상기 제1-제3카운터(34, 36, 38)의 클리어 신호에 래치하고 로우데이터 출력 인에이블신호(LDOE)에 의해 로우 듀레이션 카운트 값을 출력하는 제1래치(48)와, 상기 제4-제6카운터(40, 42, 44)의 계수데이터(HDCD1-HDCD3)을 상기 제4-제6카운터(40, 42, 46)의 클리어신호에 의해 래치하고 하이 듀레이션 데이터 출력 인에이블신호(HDOE)입력에 의해 하이 듀레이션 카운트 값을 출력하는 제2래치(50)로 구성되어 카운트 데이터를 일시 저장하는 카운트 데이터 레지스터부(52)로 구성된다.

제2도는 제1도의 일부분의 동작 파형도로서, 제2a도는 신호폭 조정부(30)의 동작 파형도이다. A1은 피측정 주파수(SF1)이고, A2는 피측정 주파수를 10분주한 클럭이다.

제2b도는 샘플링 클럭발생부(23)의 일부분의 동작 파형도이다. B1은 기준 클럭발생기(10)의 기준클럭 (MCLK)이고, B2는 제1분주기(12)의 2분주 클럭이고, B3는 제2분주기(14)의 5분주 클럭이다.

제2c도는 제1, 제2주파수 계수부(46)(47)의 동작 파형도이다. C1은 멀티플렉서(28)의 선택 출력이고, C2는 선택기(24)의 선택 출력인 샘플링 클럭이다. C3는 제2주파수 계수부(47)의 카운트 데이터(HDCD1-HDCD3=HDCD+)출력이고 C4는 제1주파수 계수부(46)의 카운트 데이터(LDCD1－LDCD3=LDCD+)출력이다. C5 및 C6는 제2, 제1카운터 계수부(47)(46)의 각 인에이블단자(EN) 및 클리어단자(CL)입력이다.

제3도는 제1 또는 제2카운트 계수부(46)(47)의 출력비트 구성도이다.

이하 본 발명에 따른 제1도의 동작예를 상술한 제2도 내지 제3도를 참조 설명한다. 지금 상기 제1도와 같은 회로에 전원전압이 공급되면, 기준 클럭발생기(10)는 발진을 개시하여 제2b도와 B1과 같은 기준클럭(MCLK)를 선택기(24)의 단자(F0)와 제1분주기(12)의 클럭단자에 입력시킨다.

이때 상기 제1분주기(12)는 제2b도 B1와 같은 기준클럭(MCLK)를 2분주하여 제2b도 B2와 같은 제1클럭(SF1)을 선택기(24)의 단자(F1)로 입력시킴과 동시에 제2분주기(14)의 클럭으로 제공한다.

상기 제2분주기(14)는 제2b도 B2와 같은 제1클럭(SF1)을 5분주하여 제2b도 B3와 같은 제2클럭(SF2)을 선택기(24)의 단자(F2)를 입력시킨다. 즉 기준클럭(MC LK)을 10분주한 것과 같다. 또 제3분주기(16)는 제2분주기(14)의 제2클럭(SF2)을 10분주하고, 제4분주기(18)는 제3분주기(16)의 제3클럭(sf3)을 10분주며, 상기와 동일하게 종속 접속된 제5, 제6분주기(20)(22)도 전분주기의 출력을 각각 10분주하여 출력한다.

따라서 기준클럭(MCLK)를 10MHZ라고 가정하여 보면, 선택기(24)의 단자 Fo, F1, F2, F3, F4, F5, F6에 각각 입력되는 샘플링 주파수는 10MHZ, 5MHZ, 1MHZ, 100KHZ, 10KHZ, 1KHZ, 100HZ, 10HZ로입력된다. 상기와 같은 상태에서 소정 주파수인 제2a도 A1의 피측정 주파수 SF1가 입력되면, 이는 제17분주기(26)와 멀티플렉서(28)의 단자(A)로 입력된다. 상기 제7분주기(26)는 제2a도의 A1신호 입력을 제2a도 A2와 같이 10분주하여 멀티플렉서(28)의 단자(B)에 입력시키게 된다. 멀티플렉서(28)은 상기의 두 입력을 필요에 따라 선택 출력한다. 즉, 멀티플렉서(28)은 입력신호 선택신호(IFSS)의 입력논리 상태에 따라 단자(A) 또는 (B)의 입력을 선택하여 출력단자(Y)로 출력한다. 이것은 후술하는 샘플링 클럭을 최대의 주파수로 선택하여 측정시 오버플로우(over fllow)가 발생되었을 경우 입력 피측정 주파수(SF1)를 10분주한 것을 측정도록하여 피측정 주파수의 측정범위를 확대하기 위함이다.

여기서 오버플로우란 실제 출력되는 측정정보(Data)가 너무 작아서 데이터화 하지 못하는 경우이다. 따라서 입력 피측정 주파수(SF1)는 멀티플렉서(28)의 동작에 의해 입력주파수가 그대로 출력단자(Y)로 출력되거나 10분주되어 출력단자(Y)를 통해 출력되게 된다.

한편 기준클럭(MCLK)와 제1-제6클럭(SF1-SF6)을 입력하는 선택기(Multiplexer)(24)는 선택신호(SCSS)의 입력에 따라 입력되는 다수의 클럭중 하나의 클럭을 선택하여 제1카운터(34)와 제4카운터(40)의 클럭단자에 입력시킨다.

이때 선택기(24)의 선택신호(SCSS)는 피측정 주파수의 정밀측정을 위해서 피측정 주파수의 1/100의 샘플링 클럭을 선택하도록 하면 최적의 상태로 측정할 수 있다.

상기 선택신호(SCSS)의 입력은 후술할 제1, 제2래치(48)(50)의 출력데이터를 보고 조정 입력시키면 되며, 상기 선택신호는 통상의 선택기 입력과 같이 2진 코드이다.

상기한 바와 같은 동작에 멀티플렉서(28)의 출력단자(Y)에서 제2c도 C1과 같은 피측정 주파수(SFI)가 출력되고 선택기(24)의 출력단자(Y)에 제2c도 C2와 같은 샘플링 클럭이 출력되어 진다면, 피측정 주파수(SFI)는 제1-제3카운터(34)(36)(38)의 인에이블단자(EN) 및 클리어단자(CL)과 인버터(32)에 의해 반전되어 제4-제6카운터(40)(42)(44)의 인에이블단자(EN) 및 클리어단자(CL)에 입력된다. 그리고 상기 제1, 제4카운터(34)(40)의 클럭단자에는 제2c도 C2의 샘플링 클럭이 입력된다.

따라서 제1-제3카운터(34)(36)(38)은 클리어(Clear)되고, 제4-제6카운터(40)(42)(44)의 인에이블모드로 동작되어 피측정 주파수(SFI)의 하이 듀레이션(High Duration)를 카운트 하게 된다.

이때 10진 카운터인 제4-제6카운터(40)(42)(44)들은 전술한 구성에서 설명한 바와 같이 캐스캐이드 접속되어 비동기식 카운터로써 구성되어 있어 3단에 걸처 샘플링 클럭을 카운트하게 된다. 따라서 10진수로 100단위까지 구성되어져 0-999까지 카운트 출력을 낼 수 있다. (제1도의 제4, 제5카운터(40, 42)의 QA1, QA2는 캐리 출력단자임)

그러므로 제2주파수 계수부(47)는 피측정 주파수(SFI)의 “하이”듀레이션 기간 동안 인에이블되어 샘플링클럭을 카운팅하여 제2c도 C3와 같은 10진수 카운팅 데이터(HDCD+)를 출력한다.

상기 제2c도 C3의 10진수 카운팅 데이터(HDCD+)는 제4, 제5, 제6카운터(40)(42)(44)의 각각의 4비트의 통합이다.

상기와 같이 카운팅되는 상태에서 입력 피측정 주파수(SFI)의 논리가 하이에서 로우로 스윙되어지면, 인버터(32)에 의해서 제4-제6카운터(40)(41)(42)의 인에이블단자(EN)에 입력되는 신호는 제2c도 C5의 C5a와 같이 “하이”로 된다.

이때 인버터(32)에 의해 제2c도 C5의 C5a와 같은 “하이”신호에 의해 제2주파수 계수부(47)의 모든 카운터는 디스에이블되고, 제2래치(50)는 제4, 제5, 제6카운터(40)(42)(44)에서 출력한 데이터(HDCD1-HDCD4)를 래치한다.

그리고 상기 제4-제6(40-44)들은 지연기(DY2)가 인버터(32)의 “하이”출력을 제2c도 C6의 C6a와 같이 소정지연하는 것에 의해 클리어되어 차기의 “하이”듀레이션을 초기부터 카운트하게 된다.

이때 상기 지연기(DY2) 및 후술할 지연기(DY1)은 RC시정수 또는 클리어단자와 접지사이에 캐패시터만을 접속하여 구현할 수 있는 것으로 지연시간 Tdw1은 수나노초 내지 0.1μsec 정도이다. 또는 게이트 딜레이를 이용할 수 있다.

한편 멀티플렉서(28)의 출력이 제2c도 C1와 같이 “하이”에서 “로우”로 변화되면, 제1, 제2, 제3카운터(34)(36)(38)이 인에이블 모드로 동작된다.

따라서 상기 제1, 제2, 제3카운터(34)(36)(38)은 피측정 주파수(SFI)의 로우 듀레이션 기간을 선택기(24)에서 제2c도 C2와 같이 출력하는 샘플링클럭에 의해 십진수로 카운트하여 각각의 카운팅 데이터(LDCD1-LDCD3)를 출력한다(제1, 제2카운터(34)(36)의 QB1, QB2는 캐리 출력단자임).

상기와 같이 로우 듀레이션을 카운팅중 입력 피측정 주파수(SF1)가 “로우”에서 “하이”로 변화되면 제1-제3카운터(34-)은 제2c도 C5의 C5b에서 디스에이블 되어진다. 그리고 상기 시점 즉 제1-제3카운터(34-)이 디스에이블 되어질때 상기 디스에이블 신호 “하이”에 의해 제1래치(48)가 제2c도 C4와 같은 상기 제1-제3카운터(34-38)의 피측정 주파수(SFI)의 로우 듀레이션 기간의 카운트 출력(LDCD+)을 래치한다.

이때 제2c도 C1의 피측정 주파수(SF1)가 “로우”에서 “하이”로 변화할 때 상기의 변화신호 (Up Edge) 제2c도 C5의 C5b는 지연기(DY1)에 의해 제2c도 C6와 같이 Tdw2만큼 지연되어 제1, 제2, 제3카운터(34)(36)(38)의 클리어단자에 입력된다.

따라서 상기 제1-제3카운터(34-36)이 디스에이블 되어진 후에 “로우”듀레이션 기간의 카운트 출력데이터(LDCD+)가 제1래치(48)이고, Tdw2지연후 피측정 주파수(SFI)의 차기 “로우”듀레이션을 카운트 할 수 있도록 클리어(clear)된다.

그러므로 제1래치(48)와 제2래치(50)에는 피측정 주파수(SFI)의 “로우”듀레이션 샘플링 카운트 데이터(LDCD+)와 하이 듀레이션 샘플링 카운트 데이터(HDCD+) 값을 각각 래치 저장하고 있는 상태로 있게된다. 이때 상기 카운트 값들은 10진수의 데이터로 BDD 값이다.

상기와 같은 상태에서 하이 듀레이션 데이터 출력 인에이블신호(HDOE)와 로우 듀레이션 데이터 출력인에이블신호(LDOE 가 제2래치(50)와 제1래치(48)에 각각 입력되어지면, 상기 제2래치(50) 및 제1래치(48)는 각각 래치된 카운트데이터를 제3도와 같이 12비트의 BCD데이터로써 출력한다. 제2c도에서 하이듀레이션 기간 동안의 샘플링 클럭카운트는 20개의 펄스이고, 로우 듀레이션 기간동안의 샘플링 클럭카운트는 10개의 펄스임으로, 제2래치(50)의 출력데이터(HDCD+)는 0000 0010 0000이고 제1래치(48)의 출력데이터(LDCD+)는 0000 0001 0000이 된다.

따라서 입력 피측정 주파수(SFI)의 하나의 주기는 총 30개의 샘플링 클럭으로 된다. 그러므로 피측정주파수(SFI)는 카운트 데이터 총합과 샘플링 펄스폭의 꼽으로 계산될 수 있다.

SFI=30×샘플링 펄스주기(폭)

만약 선택기(24)에서 출력되는 샘플링 클럭의 주기가 1㎲이였다면, 하이 듀레이션 주기는 20μsec이고, 로우듀레이션은 10μsec이다. 따라서 피측정 주파수의 총 스위칭주기는 30μsec로 됨으로 1/30μsec=33.3KHZ로 계산될 수 있다.

상기와 같은 식으로 샘플링 클럭의 카운트 값을 이용하여 입력 피측정 주파수 값을 측정할 수 있다.

또 입력피측정 주파수(SFI)를 카운트 한 카운트 데이터의 값이 900(10진수) 이상이면 선택기(24)의 선택신호(SCSS)를 달리하여 샘플링 펄스를 10분주 낮은 것으로 선택하여 측정하고, 50 미만이면 정밀측정을 위해 샘플링 클럭펄스를 10배 바른 펄스로 선택하여 측정하면 된다.

본 발명에서는 피측정 주파수(SFI)를 소정의 주기를 가지는 샘플링 클럭으로 카운트하여 피측정 주파수의 하나의 주기에 대한 카운트 데이터를 출력하는 것으로 되어 있으나 마이컴(Micom ; Microprocessor)과 표시장치등을 사용하여 피측정 주파수의 값을 신속하게 계산하여 표시할 수 있다.

상술한 바와 같이 본 발명은 간단한 회로의 구성으로써 피측정 주파수를 측정할 수 있고, 소정의 듀티비를 가지는 피측정 주파수의 듀티비를 측정할 수 있어 소정의 클럭원을 가지어 동작하는 시스템내에 내장시키어 클럭자체 진단 회로로 사용할 수 있다.

Claims (2)

1. 주파수 카운터 회로에 있어서, 소정 주기의 기준클럭(MCLK)을 발진하여 출력하는 기준 클럭발생기(10)와, 상기 기준 클럭발생기(10)의 기준클럭(MCLK)을 종속 접속된 다수의 카운터로 멀티 분주하여 주기가 다른 다수의 샘플링 클럭들(SF1-SF6)을 출력하는 샘플링 클럭발생부(23)와, 상기 기준클럭(MCLK)와 상기 다수의 샘플링클럭(SF1-SF6)을 입력하며 샘플링 클럭 선택신호(SOSS)의 입력에 의해 입력클럭중 하나를 선택하여 샘플링펄스를 출력하는 선택기(24)와, 피측정주파수(SFI)를 10분주 출력하는 제7분주기(26)와, 상기 제7분주기(26)의 출력과 피측정주파수(SFI)를 입력하며 입력주파수 폭 조정신호(IFSS)에 따라 두입력중 하나를 선택 출력하는 멀티플렉서(28)로 구성되어 입력신호 폭은 조정하는 신호폭 조정부(30)와, 상기 신호폭 조정부(30)의 피측정 주파수(SFI) 출력을 인에이블단자로 입력하고 상기 선택기(24)의 샘플링 클럭을 클럭단자로 입력하여 상기 피측정 주파수(SFI)의 제1논리의 듀레이션 및 제2논리의 듀레이션을 상기 샘플링 클럭으로 교호적 카운트하여 상기 제1 및 제2논리의 듀레이션 카운트 데이터(HDCD+)(LDCD+)를 출력하고 상기 제1 및 제2논리의 듀레이션의 논리가 변화시 제1, 제2래치신호를 출력하는 피측정 주파수 계수부와, 상기 피측정 주파수 계수부의 제1 및 제2논리의 듀레이션 카운트 데이터(HDCD+)(LDCD-)의 출력을 상기 제1, 제2래치신호의 의해 래치저장하고, 제1, 제2출력 제어신호에 의해 저장데이터를 출력하는 카운트 데이터 레지스터부로 구성됨을 특징으로 하는 주파수 카운터.
2. 제1항에 있어서, 피측정 주파수 계수부가 피측정주파수(SFI)를 10분주 출력하는 제7분주기(26)와, 상기 제7분주기(26)의 출력과 피측정주파수(SFI)를 입력하며 입력주파수 폭 조정신호(IFSS)에 따라 두입력중 하나를 선택출력하는 멀티플렉서(28)로 구성되어 입력신호 폭을 조정하는 신호폭 조정부(30)와, 10진 카운터인 제1, 제2, 제3카운터(34, 36, 38)가 캐스캐이드(Cascade)접속되며 상기 멀티플렉서(28)의 출력단(Y)과 지연기(DY1)가 접속되어 상기 지연기(DY1) 접속노드가 상기 제1, 제2, 제3카운터(34, 36, 38)의 인에이블단자(EN)에 접속되고 상기 지연기(DY1)의 지연출력이 클리어단자(CL)에 접속되어 상기 멀티플렉서(28)의 출력주파수의 로우 듀레이션을 상기 선택기(24)의 샘플링 클럭으로 카운트하여 계수데이터(LDCD1-LDCD3)를 출력하는 제1주파수 계수부(46)와, 10진 카운터인 제4, 제5, 제6카운터(40, 42, 44)가 캐스캐이드(Cascade)접속되며 상기 멀티플렉서(28)의 출력단(Y)과 접지사이에 인버터(32)와 지연기(DY2)가 접속되어 상기 인버터(32)와 지연기(DY2) 접속노드가 상기 제4, 제5, 제6카운터(40, 42, 44)의 인에이블단자(EN)에 접속되고 상기 지연기(DY2)의 출력이 클리어단자(CL)에 접속되어 상기 멀티플렉서(28)의 출력주파수의 하이 듀레이션(High Duration)을 상기 선택기(24)의 샘플링 클럭으로 카운트하여 계수데이터(HDCD1-HDCD3)를 출력하는 제2주파수 계수부(47)로 구성됨을 특징으로 하는 주파수 카운터.

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