KR0136422B1

KR0136422B1 - 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로

Info

Publication number: KR0136422B1
Application number: KR1019950006069A
Authority: KR
Inventors: 임창범
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-03-22
Filing date: 1995-03-22
Publication date: 1998-05-15
Also published as: KR960036314A

Abstract

본 발명은 입력되는 클럭 소오스를 순수 디지탈 회로를 이용하여 더블링(Doubling)하는 회로에 관한 것으로, 더블링하고자 하는 클럭의 한 사이클을 이용하여 2개의 클럭 사이클을 생성할 수 있는 디지탈 클럭 더블링 회로를 제공하기 위하여, 펄스를 분리하는 펄스 분리 수단(21); 제1카운터 보호 수단(3); 제2카운터 보호 수단(4); 상기 클럭 신호의 에지(Edge)때마다 리셋 신호를 생성하고, 상기 리셋 신호를 반전시킨 로드(Load) 신호를 출력하는 리셋 신호 생성 수단(13); 제1업 카운팅 수단(5); 제2업 카운팅 수단(6); 제1분주 수단(7); 제2분주 수단(8); 다중화 수단(11); 제1반전 수단(9); 제1논리곱 연산 수단(10); 및 트리거 신호를 얻어낸 후에 상기 트리거 신호를 반 사이클의 종료점에서 토글(Toggle)시켜 출력하는 다운 카운팅 수단(12)을 구비하여 주문형 반도체를 원 칩(One Chip)으로 제작할 수 있으며, 가능한 효과가 있다.

Description

안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.

제1도는 본 발명에 따른 디지탈 클럭 더블링 회로의 상세 구성도,

제2도는 본 발명에 따른 디지탈 클럭 더블링 회로의 타이밍도.

*도면의 주요한 부분에 대한 부호의 설명

1, 10 : 논리곱 게이트2, 18 : 논리합 게이트

3, 4 : 보호 회로5, 6 : 업 카운터

7, 8 : 1/2분주기9, 19, 20 : 인버터

11 : 다중화기12 : 다운 카운터

13 : 리셋 신호 발생 회로14, 15 : 플립플롭

16, 17 : 부정 배타적 논리합 게이트21 : 펄스 분리 회로

본 발명은 입력되는 클럭 소오스를 순수 디지탈 회로를 이용하여 더블링(Doubling)하는 회로에 관한 것으로, 특히 디지탈 방식의 모든 주문형 반도체(ASIC) 제어 블럭 구성시 사용이 가능하다.

종래에는 하나의 칩(Chip)내에 두배의 클럭이 필요한 블럭이 있는 경우에는 아날로그 방식의 전압 제어 발진기(VCO)를 이용하여 구현하였다.

그러나, 상기 종래의 방식은 디지탈 회로와의 혼합 구성시 그 절차가 복잡하고 탑 블럭 입증(Top Block Verification)이 거의 불가능한 문제점이 있었다.

따라서, 이러한 아날로그 블럭은 별도의 구성 요소를 사용하여 구현하여 왔다.

그러나, 상기 문제점을 해결하기 위하여 안출된 본 발명은 순수 디지탈 회로만으로 클럭 더블링 회로를 구현하여 더블링하고자 하는 클럭의 한 사이클(Cycle) 내의 로우(Low)와 하이 펄스(High Pulse)를 각각 감지하며, 상기 각각의 펄스에서 하나의 완전한 클럭 사이클을 생성(Generation)함으로써, 더블링하고자 하는 클럭의 한 사이클을 이용하여 2개의 클럭 사이클을 생성할 수 있는 디지탈 클럭 더블링 회로를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 안출된 본 발명은, 외부로부터 클럭 신호와 기준 클럭을 입력받아 상기 클럭 신호의 하나의 사이클내에 존재하는 하이 펄스와 로우 펄스를 분리하여 출력하는 펄스 분리수단; 상기 펄스 분리 수단의 일 출력을 입력받고 외부로부터 소정의 비교값을 입력받아 카운터의 오버플로우(Overflow) 발생시 카운터를 중지하기 위한 카운터 클럭 신호를 생성하여 출력하는 제1카운터 보호 수단; 상기 펄스 분리 수단의 타 출력을 입력받고 외부로부터 상기 소정의 비교값을 입력받아 카운터의 오버플로우(Overflow) 발생시 카운터를 중지하기 위한 카운터 클럭 신호를 생성하여 출력하는 제2카운터 보호 수단; 상기 외부 클럭 신호를 입력받아 상기 외부 클럭 신호의 반 사이클의 종료점에서 신호를 토글(Toggle)하기 위하여 상기 클럭 신호의 에지(Edge)때마다 리셋 신호를 생성하여 출력하고, 상기 리셋 신호를 반전시킨 로드(Load) 신호를 출력하는 리셋 신호 생성 수단; 상기 리셋 신호 생성 수단으로부터 상기 로드 신호를 입력받고 상기 카운터 보호 수단의 출력을 클럭 단자에 입력받아 펄스의 수만큼 업 카운트를 수행하는 제1 업 카운팅 수단; 상기 리셋 신호 생성 수단으로부터 상기 로드 신호를 입력받고 상기 카운터 보호 수단의 출력을 클럭 단자에 입력받아 펄스의 수만큼 업 카운트를 수행하는 제2 업 카운팅 수단; 상기 리셋 신호 생성 수단으로부터 상기 로드 신호를 입력받아 상기 제1업 카운팅 수단의 출력을 소정의 주기로 분주하는 제1분주 수단; 상기 리셋 신호 생성수단으로부터 상기 로드 신호를 입력받아 상기 제2업 카운팅 수단의 출력을 소정의 주기로 분주하는 제2분주 수단; 상기 제1 및 제2분주 수단의 출력을 입력받아 상기 외부로부터 입력되는 클럭 신호를 선택 신호로 하여 다중화하여 로우/하이의 반 사이클 동안에 트리거(Trigger) 신호를 얻기 위한 값을 교대로 계속 출력하는 다중화 수단; 상기 제2카운터 보호 수단의 출력을 입력받아 반전시켜 출력하는 제1반전수단; 상기 제1카운터 보호 수단의 출력과 상기 제1반전 수단의 출력을 입력받아 논리곱하여 출력하는 제1논리곱 연산 수단; 및 상기 리셋 신호 생성 수단으로부터 상기 로드 신호를 입력받으며 상기 제1논리곱 연산 수단의 출력을 클럭으로 입력받아 상기 다중화 수단의 출력으로부터 상기 외부로부터 입력되는 클럭 신호의 반 사이클내에서 한번의 트리거 신호를 얻어낸 후에 상기 리셋 신호 생성 수단의 리셋 신호에 따라 상기 트리거 신호를 반 사이클의 종료점에서 토글(Toggle)시켜 출력하는 다운 카운팅 수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.

제1도는 본 발명에 따른 디지탈 클럭 더블링 회로의 상세 구성도로서, 1, 10은 논리곱 게이트, 2, 18은 논리합 게이트, 3, 4는 보호 회로, 5, 6은 업 카운터, 7, 8은 1/2 분주기, 9, 19, 20은 인버터, 11은 다중화기, 12는 다운 카운터, 13은 리셋 신호 발생 회로, 14, 15는 플립플롭, 16, 17은 부정 배타적 논리합 게이트, 21은 펄스 분리 회로를 각각 나타낸다.

제2도를 참조하여 상세한 동작을 살펴보면, 펄스 분리 회로(21)는 외부로부터 클럭 신호와 기준 클럭을 입력받아 상기 클럭 신호의 하나의 사이클 내에 존재하는 하이 펄스와 로우 펄스를 분리하여 출력한다.

상기 펄스 분리 회로(21)는 상기 클럭 신호와 기준 클럭을 입력받아 논리곱하여 출력하는 논리곱 게이트(1)와 상기 클럭 신호와 기준 클럭을 입력받아 논리합하여 출력하는 논리합 게이트(2)를 구비한다.

보호 회로(3)은 상기 펄스 분리 회로(21)의 일 출력을 입력받고 외부로부터 16진수 “FF”를 입력받아 반 사이클 (Half Cycle) 동안 업 카운터(5)의 클럭으로 사용될 카운터 클럭 신호(A)를 생성하여 상기 업 카운터(5)의 오버플로우(Overflow) 발생시 상기 업 카운터(5)를 중지시킨다.

보호 회로(4)은 상기 펄스 분리 회로(21)의 타 출력을 입력받고 외부로부터 16진수 “FF”를 입력받아 반 사이클 (Half Cycle) 동안 업 카운터(6)의 클럭으로 사용될 카운터 클럭 신호(B)를 생성하여 상기 업 카운터(6)의 오버플로우(Overflow) 발생시 상기 업 카운터(6)를 중지시킨다.

리셋 신호 생성 회로(13)는 외부로부터 클럭 신호를 입력받아 상기 클럭 신호의 반 사이클의 종료점에서 신호를 토글(Toggle)하기 위하여 상기 클럭 신호의 에지(Edge)때마다 리셋 신호를 생성하여 출력하고, 상기 리셋 신호를 반전시킨 로드(Load) 신호를 출력한다.

상기 리셋 신호 생성 회로(13)는 상기 클럭 신호를 클럭으로 입력받고 자신의 반전 단자 출력을 입력받아 사이 클럭 신호의 라이징 에지에서 리셋 신호를 만들기 위한 신호를 출력하는 플립플롭(14), 상기 클럭 신호를 클럭으로 입력받고 자신의 반전 단자 출력을 입력받아 상기 클럭 신호의 폴링 에지에서 리셋 신호를 만들기 위한 신호를 출력하는 플립플롭(15), 상기 플립플롭(14)의 정 출력과 반전 출력을 입력받아 배타적 논리합한 후에 반전시켜 출력하는 부정 배타적 논리합 게이트(16), 상기 플립플롭(15)의 정 출력과 반전 출력을 입력받아 배타적 논리합한 후에 반전시켜 출력하는 부정 배타적 논리합 게이트(17), 상기 두 부정 배타적 논리합 게이트(16, 17)의 출력을 입력 받아 논리합하여 리셋 신호를 출력하는 논리합 게이트(18) 및 상기 논리합 게이트(18)의 출력을 반전시켜 로드 신호를 출력하는 인버터(19)를 구비한다.

8비트 업 카운터(5)는 상기 인버터(19)로부터 로드 신호를 입력받고 상기 보호 회로(3)의 출력을 클럭 단자에 입력받아 펄스의 수만큼 업 카운트를 수행한다.

8비트 업 카운터(6)은 상기 인버터(19)로부터 로드 신호를 입력받고 상기 보호 회로(4)의 출력을 클럭 단자에 입력받아 펄스의 수만큼 업 카운트를 수행한다.

1/2 분주기(7)는 상기 인버터(19)로부터 로드 신호를 입력받아 상기 8비트 업 카운터(5)의 출력을 1/2 분주한다.

1/2 분주기(8)는 상기 인버터(19)로부터 로드 신호를 입력받아 상기 8비트 업 카운터(5)의 출력을 1/2 분주한다.

다중화기(11)는 상기 두 1/2 분주기(7, 8)의 출력을 입력받아 상기 외부로부터 입력되는 클럭 신호를 선택 신호로 하여 다중화하여 로우/하이의 반 사이클 동안에 트리거(Trigger) 신호를 얻기 위한 값을 교대로 계속 출력한다.

인버터(9)는 상기 보호 회로(4)의 출력을 입력받아 반전시켜 출력하고, 논리곱 게이트(10)는 상기 보호 회로(3)의 출력과 상기 인버터(9)의 출력을 입력받아 논리곱하여 출력한다.

다운 카운터(12)는 상기 인버터(19)로부터 로드 신호를 입력받으며 상기 논리곱 게이트(10)의 출력을 클럭으로 입력받아 상기 다중화기(11)의 출력으로부터 상기 외부로부터 입력되는 클럭 신호의 반 사이클내에서 한번의 트리거 신호를 얻어낸 후에 상기 논리합 게이트(18)의 출력에 따라 상기 트리거 신호를 반 사이클의 종료점에서 토글(Toggle) 시켜 출력한다.

상기와 같은 본 발명은 거의 대부분이 디지탈 회로로 구성되는 주문형 반도체와의 합성 구성이 가능하여 종래의 아날로그 블럭으로 처리할 때의 별도 구성 요소가 필요없음으로 클럭 더블링 회로가 많이 요구되는 현재의 주문형 반도체를 원 칩(One Chip)으로 제작할 수 있으며, 아날로그와 디지탈의 복합 회로 구성시 불가능하던 탑 블럭 입증이 가능한 효과가 있다.

Claims

외부로부터 클럭 신호와 기준 클럭을 입력받아 상기 클럭 신호의 하나의 사이클내에 존재하는 하이 펄스와 로우 펄스를 분리하여 출력하는 펄스 분리 수단(21);

상기 펄스 분리 수단(21)의 입 출력을 입력받고 외부로부터 소정의 비교값을 입력받아 카운터의 오버플로우(Overflow) 발생시 카운터를 중지하기 위한 카운터 클럭 신호(A)를 생성하여 출력하는 제1카운터 보호 수단(3);

상기 펄스 분리 수단(21)의 타 출력을 입력받고 외부로부터 상기 소정의 비교값을 입력받아 카운터의 오버플로우(Overflow) 발생시 카운터를 중지하기 위한 클럭 신호(B)를 생성하여 출력하는 제2카운터 보호 수단(4);

상기 외부 클럭 신호를 입력받아 상기 외부 클럭 신호의 반 사이클의 종료점에서 신호를 토글(Toggle)하기 위하여 상기 클럭 신호의 에지(Edge)때마다 리셋 신호를 생성하여 출력하고, 상기 리셋 신호를 반전시킨 로드(Load) 신호를 출력하는 리셋 신호 생성 수단(13);

상기 리셋 신호 생성 수단(13)으로부터 상기 로드 신호를 입력받고 상기 카운터 보호 수단(3)의 출력(A)을 클럭 단자에 입력받아 펄스의 수만큼 업 카운트를 수행하는 제1업 카운팅 수단(5);

상기 리셋 신호 생성 수단(13)으로부터 상기 로드 신호를 입력받고 상기 카운터 보호 수단(4)의 출력(B)을 클럭 단자에 입력받아 펄스의 수만큼 업 카운트를 수행하는 제2업 카운팅 수단(6);

상기 리셋 신호 생성 수단(13)으로부터 상기 로드 신호를 입력받아 상기 제1업 카운팅 수단(5)의 출력을 소정의 주기로 분주하는 제1분주 수단(7);

상기 리셋 신호 생성 수단(13)으로부터 상기 로드 신호를 입력받아 상기 제2업 카운팅 수단(6)의 출력을 소정의 주기로 분주하는 제2분주 수단(8);

상기 제1 및 제2분주 수단(7, 8)의 출력을 입력받아 상기 외부로부터 입력되는 클럭 신호를 선택 신호로 하여 다중화하여 로우/하이의 반 사이클 동안에 트리거(Trigger) 신호를 얻기 위한 값을 교대로 계속 출력하는 다중화 수단(11);

상기 제2카운터 보호 수단(4)의 출력을 입력받아 반전시켜 출력하는 제1반전수단(9);

상기 제1카운터 보호 수단(3)의 출력과 상기 제1반전 수단(9)의 출력을 입력받아 논리곱하여 출력하는 제1논리곱 연산 수단(10); 및

상기 리셋 신호 생성 수단(13)으로부터 상기 로드 신호를 입력받으며 상기 제1논리곱 연산 수단(10)의 출력을 클럭으로 입력받아 상기 다중화 수단(11)의 출력으로부터 상기 외부로부터 입력되는 클럭 신호의 반 사이클내에서 한번의 트리거 신호를 얻어낸 후에 상기 리셋 신호 생성 수단(13)의 리셋 신호에 따라 상기 트리거 신호를 반 사이클의 종료점에서 토글(Toggle)시켜 출력하는 다운 카운팅 수단(12)을 구비하는 것을 특징으로 하는 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.
제1항에 있어서, 상기 펄스 분리 수단(21)은,

상기 외부로부터 입력받은 클럭 신호와 기준 클럭을 논리곱하여 출력하는 제2 논리곱 연산 수단(1); 및

상기 외부로부터 입력받은 클럭 신호와 기준 클럭을 논리합하여 출력하는 논리합 연산 수단(2)을 구비하는 것을 특징으로 하는 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.
제1항에 있어서, 상기 소정의 비교값은,

16진수 “FF”인 것을 특징으로 하는 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.
제1항에 있어서, 상기 리셋 신호 생성 수단(13)은,

상기 외부로부터 입력되는 클럭 신호를 클럭으로 입력받고 자신의 반전 단자 출력을 입력받아 상기 클럭 신호의 라이징 에지에서 리셋 신호를 만들기 위한 신호를 출력하는 제1플립플롭(14);

상기 외부로부터 입력되는 클럭 신호를 클럭으로 입력받고 자신의 반전 단자 출력을 입력받아 상기 클럭 신호의 폴링 에지에서 리셋 신호를 만들기 위한 신호를 출력하는 제2 플립플롭(15);

상기 제1플립플롭(14)의 정 출력과 반전 출력을 입력받아 배타적 논리합한 후에 반전시켜 출력하는 제1 부정 배타적 논리합 연산 수단(16);

상기 제2플립플롭(15)의 정 출력과 반전 출력을 입력받아 배타적 논리합한 후에 반전시켜 출력하는 제2 부정 배타적 논리합 연산 수단(17);

상기 제1 및 제2 부정 배타적 논리합 연산 수단(16, 17)의 출력을 입력받아 논리합하여 리셋 신호를 출력하는 논리합 연산 수단(18); 및

상기 논리합 연산 수단(18)의 출력을 반전시켜 상기 로드 신호를 출력하는 제2반전수단(19)을 구비하는 것을 특징으로 하는 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.
제1항에 있어서, 상기 제1 및 제2 분주 수단(7, 8)은,

1/2 분주기인 것을 특징으로 하는 안정된 리셋 신호 발생 회로를 가지는 디지탈 클럭 더블링 회로.