KR970000253B1 - 디지탈 클럭 더블링 회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 클럭 더블링 회로

제1도는 본 발명의 일실시예에 따른 디지탈 클럭 더블링 회로도.

제2도는 제1도는 각 구성성분의 출력 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 하이/로우 펄스 분리부 20 : 업 카운터 오버플로우 방지회로부

30 : 업 카운터 40 : 분주부

50 : 멀티플렉서부 60 : 다운 카운터부 클럭 신호 발생부

70 : 다운 카운터부 80 : 리셋신호 발생부

본 발명은 디지탈 방식의 모든 응용 목적용 집적회로(ASIC) 제어 블록중 클럭 소오스를 더블링하는 회로에 관한 것으로, 특히 입력으로 들어오는 클럭 소오스를 순수 디지탈 회로를 이용하여 더블링(doubling)하는 디지탈 클럭 더블링 회로에 관한 것이다.

종래에는 하나의 칩(chip)내에 클럭신호의 두배에 해당하는 클럭을 필요로 하는 경우 아날로그 방식의 VOC(voltage-controlled oscillator) 기술을 이용하여 구현하였으며, 그 경우 디지탈 회로와의 혼합 구성시 그 절차가 복잡하고 탑 블록(top block) 확인이 거의 불가능하였다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 순수한 디지탈 기술만으로 클럭 더블링 회로가 구현된 디지탈 클럭 더블링 회로를 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 디지탈 클럭 더블링 회로는 더블링하고자 하는 클럭신호와 고주파수 클럭신호를 각각 입력받아 클럭신호의 로우와 하이 하프 사이클에 해당하는 고주파수 클럭신호의 펄스를 분리한 후 각각 출력하는 하이/로우 펄스 분리부 ; 상기 하이/로우 펄스 분리부 클럭신호의 반전된 신호를 클럭입력으로 하여 펄스의 수만큼 업 카운터를 실시하는 업 카운터부 ; 상기 업 카운터부에서 카운트된 값을 입력받아 1/2분주하는 분주부 ; 더블링하고자 하는 클럭신호를 선택신호로 입력받고 상기 분주부의 출력값을 입력받아 그 입력값을 교대로 출력하는 멀티플렉서부 ; 소정의 클럭신호를 입력받고 상기 멀티플렉서부의 출력값을 적재하여 더블링하고자 하는 클럭신호의 하프 사이클 내에서 한 번의 트리거 신호 생성하는 다운 카운터부; 더블링하고자 하던 클럭신호를 입력받아 상기 다운 카운터부의 트리거 신호를 더블링하고자 하는 클럭신호의 하프 사이클 종료점에서 토글시키기 위한 리셋신호를 상기 다운 카운터부로 출력하는 리셋 신호 발생부를 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면 제1도 및 제2도를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명의 일실시예에 따른 디지탈 클럭 더블링 회로도이고, 제2도는 상기 제1도의 각 구성성분의 출력 타이밍도를 각각 나타내는데, 먼저 전체적인 동작을 간단히 설명하면, 더블링하고자 하는 클럭신호(CLK)의 한 사이클(cycle)내의 로우와 하이 각각의 하프 사이클을 각각 감지하여 OSC 기준클럭을 이용하여 카운트 한 후 카운트된 펄스만큼 업 카운트하여 하프 사이클의 타이밍을 감지한 후, 그 타이밍의 절반값을 얻기 위해 분주기를 사용하여 1/2분주된 값으로 다눈 카운트 함으로써 원래 클럭신호(CLK)의 하프사이클 내에서 한번의 트리거 신호를 얻는 것이다.

그러면, 각 구성 요소별로 본 발명의 디지탈 클럭 더블링 회로의 동작을 제1도 및 제2도를 통해 살펴본다.

먼저, 하이/로우 펄스 분리부(10)는 AND 게이트(11) 및 OR 게이트(12)로 구성되어 더블링하고자 하는 클럭신호(CLK)와 고주파수 기준클럭인 OSC 신호를 입력받아 클럭신호(CLK)의 로우와 하이 하프 사이클에 해당하는 OSC 신호의 펄스를 분리한 후 출력한다. 즉, AND 게이트(11)는 클럭신호(CLK)의 하이 하프 사이클 동안 OSC 신호의 펄스를 출력하고, OR 게이트(12)는 클럭신호(CLK의 로우 하프 사이클동안 OSC 신호의 펄스를 출력한다.

상기 AND 게이트(11) 및 OR 게이트(12)에서 출력된 신호는 업 카운터부(30)의 오버플로우(overflow)발생시 카운터를 중지시키는 역할을 하는 업 카운터 오버플로우 방지부(20)를 통해 반전되어 업 카운터부(30)로 입력된다(이때의 입력신호는 도면에서 A,B로 나타냄). 이때, 업 카운터 오버플로우 방지부(20)는 상기 AND 게이트(11) 및 OR 게이트(12)에서 출력되는 신호를 일입력단으로 하고 업 카운터의 모든 비트가 1상태일때의 신호(FF)를 타입력단으로 입력받는 부정논리합 게이트(21,22)로 구성된다.

업 카운터부(30)는 상기 부정논리합 게이트(21,22)의 출력신호 A 및 B를 각각 클럭입력으로 하여 펄스의 수 만큼 업 카운터를 수행한다. 본 발명의 일실시예에서는 8비트 업 카운터(31,32)를 적용하였다.

업 카운터부(30)에서 카운트된 값을 최초의 클럭신호(CLK)의 하프 사이클 내에서 한 번의 트리거(trigger)신호를 얻기 위한 값으로 이용하기 위하여 1/2분주기(divider)(41,42)로 구성된 분주부(40)에 로드신호(LOD)에 의해 적제(lode)되어 1/2분주된다. 이때 로드신호는 클럭신호(CLK)이다.

상기, 1/2분주기(41,42)에서 출력되는 신호, 즉 로우 및 하이의 하프 사이클 동안에 트리거 신호를 얻기 위한 값은 클럭신호(CLK)를 선택신호로 이용하는 멀티플렉서(50)에 의해 교대로 다운 카운터부(70)에 계속 적제되어 클럭신호의 하프 사이클 내에서 한 번의 트리거 신호를 얻어낸다. 이때 다운 카운터부(70)의 클럭신호는 A,B신호를 이용하여 생성하는데, 도면에 도시된 바와같이 A를 일입력단으로 하고 인버터(61)에 의해 반전된 B신호를 타입력단으로 하는 AND 게이트(62)로 구성된 다운 카운터부 클럭 신호 발생부(60)의 출력을 다운 카운터부(70)의 클럭신호로 사용한다.

그리고, 얻어낸 트리거 신호를 하프 사이클의 종료점에서 토글(toggle)시켜야 하는데, 클럭신호(CLK)를 이용하여 리셋신호를 발생시켜 이 리셋신호를 다운 카운터부(70)에 입력시켜 얻어낸 트리거 신호를 토글시킨다.

리셋신호 발생부(80)는 클럭신호(CLK)를 일입력으로 하고, 인버터(81)를 통해 클럭신호(CLK)의 반전된 지연신호를 타입력으로 하는 배타적 논리합 게이트(82)로 구성된다.

이상, 상기 설명과 같이 이루어지는 본 발명은 거의 대부분이 디지탈 회로로 구성되는 ASIC 제품과의 합성구성이 가능하여, 종래의 아날로그 블록으로 처리할때의 별도 성분 구성 필요성이 없어짐으로써 클럭 더블링 기술이 많이 요구되는 현재의 ASIC 제품을 하나의 칩으로 제작할 수 있으며, 아날로그와 디지탈의 합성회로 구성시 거의 불가능하던 탑 블록 확인이 가능해진다.

Claims (3)

1. 더블링하고자 하는 클럭신호와 고주파수 클럭신호를 입력받아 더블링하고자 하는 클럭신호의 로우와 하이 하프 사이클에 해당하는 고주파수 클럭신호의 펄스를 분리한 후 각각 출력하는 하이/로우 펄스 분리부(10) ; 상기 하이/로우 펄스 분리부(10) 출력신호의 반전된 신호를 클럭입력으로 하여 펄스의 수만큼 업 카운터를 실시하는 업 카운터부(30) ; 상기 업 카운터부(30)에서 카운트된 값을 입력받아 1/2분주하는 분주부(40) ; 더블링하고자 하는 클럭신호를 선택신호로 입력받고 상기 분주부(40)의 출력값을 입력받아 그 입력값을 교대로 출력하는 멀티플렉서부(50) ; 소정의 클럭신호를 입력받고 상기 멀티플렉서부(50)의 출력값을 적재하여 더블링하고자 하는 클럭신호의 하프 사이클 내에서 한 번의 트리거 신호 생성하는 다운 카운터부(70) ; 클럭신호를 입력받아 상기 다운 카운터부(70)의 트리거 신호를 더블링하고자 하는 클럭신호의 하프사이클 종료점에서 토글시키기 위한 리셋신호를 상기 다운 카운터부(70)로 출력하는 리셋 신호 발생부(80)를 구비하는 것을 특징으로 하는 디지탈 클럭 더블링 회로.
2. 제1항에 있어서 ; 상기 하이/로우 펄스 분리부(10)의 출력을 업 카운터부(30)의 오버플로우(overflow)발생시 카운트를 중지시키는 역할을 하는 업 카운터 오버플로우 방비부(20)를 더 구비하는 것을 특징으로하는 디지탈 클럭 더블링 회로.
3. 제1항에 있어서 ; 상기 다운 카운터부(70)에 입력되는 소정의 클럭신호(C)는 상기 하이/로우 펄스 분리부(10) 출력신호의 반전된 신호를 이용하여 생성되도록 구성되는 것을 특징으로 하는 디지탈 클럭 더블링 회로.