SU661813A1 - Перестраивающий делитель частоты - Google Patents

Description

Изобретение относитс  к радиотехнике и может быть использовано в цифровы) синтезаторах частоты, примен емых в радиолокации и радиосв зи.

Известны цифровые перестраиваемые делители частоты с симметрированным выходным сигналом 1,2.

Первое из известных устройств содержит двоичный счетчик, выполненный на триггерах со счетным входом (счетных триггерах), основной и вспомогательный элементы сравнени , подключенные к выходам двоичного счетчика и к шинам управлени , выход вспомогательного элемента сравнени  подключен к первому, выходу статического триггера, а выход основного, элемента сравнени  - ко второму входу статического триггера и к шине сброса (установки нул ) двоичного счетчика 1.

К недостаткам данного устройства от-, нос тс : низкое быстродействие, св занное с тем, что первый разр д счетчика при срабатывании основного элемента сравнени  претерпевает двойное переключение за один период частоты счета (по и.мпульсу счета и по сигналу сброса), а также получение

асимметричного выходного сигнала при нечетных коэффициентах делени .

Второе из известных устройств содержит разр дный двоичный счетчик, элементы сравнени , одни входы которых подключены к шипе управлени , а выход первого из них - к единичному входу триггера и инверторы, вход первого из которых подключен к шине управлени  2.

Этот делитель также имеет низкое быстродействие , но его выходной сигнал симметричен при любом коэффициенте делени . . Целью изобретени   вл етс  повышение быстродействи .

Поставленна  цель достигаетс  тем, что в перестраиваемый делитель частоты, содержаший разр дный двоичный счетчик, элементы сравнени , триггер и инверторы, введены элементы И-ИЛИ, элементы И, элемент ИЛИ и формирователь синхроимпульсов, вход которого соединен с входной шиной, первый выход - непосредственно с одним из входов синхронизации разр дного двоичного счетчика, а второй выход - через первый элемент И со вторым входом синхронизации и через второй элемент И со

входом установки разр дного двоичного счетчика, разр дные выходы которого подключены к информационным входам элементов И-ИЛИ, управл ющие входы которых соединены с быходом первого инвертора, а выходы - с другими входами первого элемента сравнени , при этом другие входы второго элемента сравнени  подключены к разр дным выходам разр дного двоичного счетчика, выход - к первому входу элемента ИЛИ, к нулевому входу триггера, через второй элемент НЕ ко входу первого элемента И и непосредственно ко входу второго элемента И, а второй вход элемента ИЛИ соединен с выходом первого элемента сравнени , а также тем, что разр дный двоичный счетчик содержит информационный и буферный регистры и сумматор, информационные входы которого подключены к (п-1)-ым выходам старших разр дов буферного регистра, управл ющий вход - к единичному выходу первого разр да буферного регистра, нулевой вход которого соединен с D-в-ходом первого разр да информационного регистра, D-входы (п - 1)-ых старЩих разр дов которого соединены с выходами сум Матора, а разр дные входы - с D-входами буферного регистра.

На чертеже представлена структурна  электрическа  схема перестраиваемого де;уШтеЛЯ ЧаСТОТЫг --;- ----- ....-;г,.. - : i .

Устройство содержит 1 - формирователь синхросигналов, 2 - п-разр дный двоичный счетчик, 3 - буферный D-регистр, 4: /- сумматор, 5 - информационный D-регистр, 6, 7 - элементы И, 8 - инвертор, 9, 10 - элементы сравнени , 11 -инвертор,12 - 15 - элементы И-ИЛИ, 16 - триггер, 17 - элемент ИЛИ.

Перестраиваемый делитель частоты работает следующим образом.

Частота поступает на формирователь синхросигналов 1, на первом выходе которого формируетс  импульсна  последовательность с частотой и фазой равными частоте и фазе входного сигнала fg, а на втором выходе - импульсна  последовательность с частотой fgx, отсто ща  по фазе на 180° от входного сигнала (сдвинута  на величину -). В зависимости от формы входного сигнала, конкретна  реализаци  формировател  I может быть различной.

В исходном состо нии на выходе элемента сравнени  9 присутствует «нулевой потенциал , запрещающий прохождение через элемент И 7 сийхросерии на вход установки «нул  буферного регистра 3 счетчика 2 и через инвертор 8 разрешающий прохождение сигнала через элемент И 6 на вход синхронизации буферного регистра 3.

С поступлением каждого импульса содержимое информационного регистра 5 переписываетс  в буферный регистр 3, при этом на выходах сумматора 4 фЬрМйруётй;  Ч:ИСлр,

равное сумме содержимого (л- 1) старщих разр довбуферного регистра 3 и содержимого первого разр да буферного регистра 3 (вес разр да - 2° 1).

5 При достижении содержимым информационного регристра 5 величины, равной Nynp , срабатывает элемент сравнени  9 и «единичный сигнал с его выхода устанавливает триггер 16 в «нулевое состо ние, открывает элемент И 7 и запирает через инвертор 8

0 элемент И 6. Следующий импульс, пройд  через элемент И 7, «обнулит (сбросит в состо ние «О) буферный регистр 3, и начнетс  новый цикл счета, при этом в информационном регистре 5 установитс  состо ние «10....О, а на выходе элемента сравнени  9 сформируетс  «нулевой потенциал и цикл работы делител  повторитс  до следующего сравнени . Таким образом, на выходе элемента сравнени  9 сигналы будут по вл тьс  с частотой, равной fix/Nynp, с этой частотой

0 будет происходить сброс триггера 16, установка которого в «единицу осуществл етс  сигналом с выхода элемента сравнени  10. Процесс симметрировани  выходного сигнала триггера 16 осуществл етс  с помощью элемента сравнени  10 следующим об5 разом.

На входы элемента сравнени  10 сигнал N упр подаетс  сдвинутым на один разр д в сторбну младщих ( Ыу„р/2). Вторые входы элемента сравнени  10 подключаютс  через

0 элементы И-,ИЛИ 12-15 к выходам либо буферного 3, либо информационного 5 регистров в зависимости от значени  первого разр да Nynfi. При нечетном коэффициенте делени  (1-ый разр д Nanf)«b) элемент

5 сравнени  10 подключаетс  к выходам буферного регистра 3, при четном коэффициенте делени  (1-ый разр д «О) - к выходам информационного регистра 5. Таким образом, при любых значени х Nynp выходной сигнал на выходе триггера 16 будет представл ть собой «меандр с дли.тельност мИ импульса и паузы точно равными Tix-Nynf,/2 и частотой равной fgx/NifnjbЕсли же выходные сигналы элементов сравнени  9 и 10 собрать на,элементе ИЛИ 17, то на его выходе получитс  последовательность импульсов с частотой, равной 2fgj,/Nyn)jH длительностью t Т,,, то есть результат делени  дробный коэффициент Nynp/2, кратный0,5.

0

Claims (2)

1. Перестраиваемый делитель частоты,

содержащий п-разр дный двоичный счетчик,

элементы сравнени , одни входы которых

подключеньг к щине управлени , а выход

первого из них - к единичному входу триг тера , и ийГЁёрторы, вход первого из которых подключен к шине, управлени , отличающийс  тем, что, с целью повышени  быстродействи , в него введены элементы И-ИЛИ, элементы И, элемент ИЛИ и формирователь, синхроимпульсов, вход которого соединен с входной шиной, первый выход - непосредственно с одним из входов синхронизации п-разр дного двоичного счетчика, а второй выход - через первый элемент И со вторым входом синхронизации и через второй элемент И со входом установки п-разр дного двоичного счетчика, разр дные выходы которого подключены к информационным входам элементов -И-ИЛИ, управл ющие входы которых соединены с выходом первого инвертора, а выходы - с другими входами первого элемента сравнени , при этом другие входы, второго элемента сравнени  подключены к разр дным выходам п-разр дным двоичного счетчика, выход - к первому входу элемента ИЛИ, к нулевому входу триггера, через второй элемент НЕ ко входу первого элемента И и непосредст661813 венно ко входу второго элемента И, а второй вход элемента ИЛИ соединен с выходом первого элемента сравнени . 2. Перестраиваемый делитель частоты по п, 1, отличающийс  тем, что п-разр дный двоичный счетчик содержит информационный и буферныйрегистры и сумматор, информационные входы которого подключены к (п-1)-ым выходам старших разр дов буферного регистра, управл юший вход - к единичному выходу (хервого разр да буферного регистра, нулевой выход которого соединен с D-входом первого разр да информационного регистра, D-вХоды (п-1)ых сраших разр дов которого соединены с выходами сумматора, а разр дные выходы с D-входами буферного регистра. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 401005, кл. Н 03 К 23/00, 1971.

2.Авторское свидетельство СССР № 499674, кл. Н 03 К 23/00, 1974.