SU822348A1 - Преобразователь код-временной интервал - Google Patents
Преобразователь код-временной интервал Download PDFInfo
- Publication number
- SU822348A1 SU822348A1 SU792784633A SU2784633A SU822348A1 SU 822348 A1 SU822348 A1 SU 822348A1 SU 792784633 A SU792784633 A SU 792784633A SU 2784633 A SU2784633 A SU 2784633A SU 822348 A1 SU822348 A1 SU 822348A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- output
- outputs
- time interval
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
1
Изобретение относитс к измерительной и вычислительной технике и может быть использовано, в частности , в контрольно-измерительной аппаратуре и моделирующих комплексах .
Известен преобразователь код-временной интервал, содержащий генератор эталонной частоты, .счетчик единичных приращений и схемы управлени длительностью формируемого временного интервала Щ.
В таком преобразователе случайна ошибка преобразовани .при несинхронном относительно сигналов эталонного генератора запуске соответствует периоду следовани эталонных сигналов . Повышение точности преобразовани в данных устройствах требует повышени частоты генератора и быстродействи счетчика единичных приращений .
Известен также преобразователь код-временной интервал, содержащий двухфазный генератор эталонной частоты , два Д-триггера дл фиксации состо ни генератора в момент начала преобразовани , схему коммутации оптимальной фазы на счетчик единичных приращений, элементы управлени
длительностью формируемого интервала 2.
Основным недостатком этого устройства вл етс ограниченна точность преобразовани . Точность преобразовани в данном преобразователе определ етс не частотой эталонного генератора, а временной разностью его фаз, однако минимальный сдвиг
0 фаз должен быть не меньше времени задержки одного Д-триггера. Это обусловлено тем, что фиксаци текущей фазы генератора осуществл етс блокированием одного Д-триггера по R-BXO5 ду с выхода другого Д-триггера, переключившегос первым. Величина задержки Д-триггера на базе, например, ТТЛ-схем составл ет дес тки наносекунд , что и ограничивает точность
0 преобразовани .
Кроме этого, увеличение числа фаз с целью снизить требуемое быстродействие счетчика, сопр жено с усложнением устройства, так как количест5 во необходимых дл блокировки Р-вхо-. дов и число входов схемы коммутации возрастает пропорционально числу фаз.
Цель изобретени - повышение точ0 ности.
Поставленна цель достигаетс тем, что в преобразователь код-временной интервал, содержащий блок коммутации, входы управлени которого подключены соответственно к выходам Д-триггеров, входы коммутируемых сигналов - к выходам многофазного генератора, а выход - к счетному входу счетчика единичных приращений , входы которого через вентили записи соединены с выходами регистра преобразуемого кода, а выходы со входами элемента сравнени , выход которого подключен к первому входу триггера формировайи временного интервала , введен элемент задержки, подключенный выходом к входу блокировки блока коммутации, а входом к выходу триггера формировани временного интервала и С-входам Д-триггеров , Д-входы которых соединены с соответствующими выходами многофазного генератора, второй вход триггера формировани временного интервала подключен к входной шине устройства.
Кроме того, многофазный генератор выполнен на соединенных последовательно активных элементах задержки, выхсэды -которых подключены соответственно к выходам фаз многофазного генератора , а инверсный выход последнего активного элемента задержки соединен с входом первого.
Кроме того, блок коммутации выполнен на мультиплексоре, сумматоре по модулю два, элементе запрета, первый вход которого соединен с выходом сумматора по модулю два, первый вход которого подключен к выходу мультиплексора, адресные входы которого и второй вход сумматора по модулю два соединены соответственно с входами управлени блока коммут-ации , информационные входы - с входами коммутируемых сигналов блока коммутации , а второй вход элемента зап та - с входом блокировки блока коммутации .
На фиг. 1 представлена структурна электрическа схема преобразовател код-временной интервал; на фиг. 2 - блок-схема многофазного генератора; на фиг. 3 - блок-схема блока коммутации.
Преобразователь содержит многофазный генератор 1 импульсов, выходы которого соедине ы с управл ющим Д-входами Д-триггеров 2 фиксации текущей фазы и входами 3 коммутируемых сигналов блока 4 коммутации. Выходы Д-триггеров 2 соединены с управл ющими входами 5 блока 4, вход блокировки 6 которого подключен к выходу элемента 7 задержки. С-входы Д-триггеров 2 подключены к выходу триггера 8 формировани временного интервала, выходной шине 9 преобразовател и входу элемента 7. Выходы регистра 10 преобразуемого кода через вентили 11 записи соединены с входами счетчика 12 единичных приращений, счетный вход которого подключен, к выходу блока 4, выход к входу элемента 13 сравнени . Выход элемента 13 соединен с первым входом триггера 8, второй вход ко-, торого подключен к входной шине 14 преобразовател .
Многофазный генератор импульсов (фиг. 2) представл ет собой последовательно соединенные активные элементы 15 задержки, причем инверсный выход последнего элемента задержки соединен с входом первого элемента задержки, а выходы каждого элемента вл ютс выходами фаз генератора.
Выход мультиплексора 16 (фиг. 3) соединен .с первым входом сумматора 17 по модулю два, а его выход - с первым входом элемента 18 запрета.
Второй вход сумматора 17 и адресные входы мультиплексора 16 образуют управл ющие входы 5 (фиг. 1) блока 4, информационные входы - входы 3 коммутируемых сигналов блока 4, второй вход элемента 18 - вход блокировки 6 блока 4, второй вход элемента 18 - вход блокировки 6 блока 4., а выход элемента 18 - выход блока 4.
Преобразователь код-временной интервал работает следующим образом. В исходном состо нии Д-триггеры 2 и блок 4 коммутации обнулены и заблокированы сигналом с выхода триггера 8. Регистр 10 и счетчик 12 также обнулены (отсутствует запись преобразуемого кода).
Совокупность выходных сигналов генератора 1 в каждый момент времени образует текущую фазу, котора поступает на Д-входы Д-триггеров 2. В регистр 10 записываетс код, подлежащий преобразованию. При этом в счетчик 12 через вентили 11 заноситс код, обратный записанному в регистре 10. По сигналу начало преобразовани , поступающему на управл ющий вход шины 14 преобразовател , мен етс сигнал на выходе триггера 8 (сигнал логического О мен етс на логическую 1). При по влении этого сигнала, поступающего на С-входы Д-триггеров 2 в них записываетс значение текущей фазы генератора 1 и формируетс передний фронт получаемого временного интервала, по вл ющегос на выходной шине 9 преобразовател . Этот же сигнал, через врем задержки t. определ емое элементе 7, разблокирует блок 4 коммутации. Эта задержка необходима, чтобы исключить по вление ложных импульсов, воз никающих при переходном процессе в Д-триггерах 2 и блоке 4 коммутации. Врем задержки элемента 7 должно быт
больше времени установлени переходных процессов. Код, соответствующий текущей фазе генератора 1 в момент начала преобразовани , запомненный Д-триггерами 2, поступает на адресные входы 5блока 4 коммутации, на входы 3 которого поступают сигналы с выхода генератора 1, и коммутируе на счетный вход счетчика 12 один из импульсов импульсной последовательности генератора 1, Коммутируетс импульс, имеющий наименьший фазовый сдвиг по отношению к переднему фронту сигнала начало преобразовани . Передний фронт этого скоммутированного импульса прив зываетс к фронту импульса на выходе триггера 8 в пределах временного сдвига t между двум смежными фазами генератора 1, а именно- ,
. где Т - период генератора 1/
Нф- число фаз генератора 1.
Таким образом, фазовое рассогласование между этими импульсами не превышает значени , равного минимальному сдвигу фаз генератора 1.
Счетчик 12 подсчитывает импульсы поступающие на его вход, до тех пор пока на его выходах не по вл етс кодова комбинаци все нули. В этом случае на выходе элемента 13 сравнени формируетс сигнал, устанавливающий триггер 8 в исходное состо ние, формиру тем самым задний фронт временного интервала и сигнал блокировки Д-триггеров 2 и блока 4.
В представленном на фиг. 2 многофазном генераторе на активных элементах 15 задержки кодирование фаз (состо ний выходов) осуществл етс кодом Либау-Крейга (код Джонсйна).
Кодовые комбинации, соответствующие двум, смежных фазам, отличаютс друг от друга значени ми только одного разр да (имеют единичное кодовое рассто ние). Они образованы последовательным заполнением разр дов комбинации слева или справа единицами и нул ми. Общее число кодовых кобинаций равно 2п, где п 1,2,3,... число разр дов.
Дл п 4 кодовые комбинации могут иметь вид: 0000, 1000, 1100, 1110, 1111, 0111, ООН, 0001 (при заполнении единицами и нул ми слева ) ,
0000, 0001, ООН, 0111, 1111, 1100, 1000 (при заполнении единицами и нул ми справа).
Применение многофазного генератора , работающего в коде Либау-Крейга вместо унитарного кода в известном устройстве, позвол ет сократить число Д-триггеров 2 вдвое.
Использование генератора 1 позвол ет применить в преобразователе
блок 4 коммутации, представленный на фиг. 3. Так как фазы сигналов в форме меандра, снимаемых с парафазных выходов генератора 1, отличаютс на 7i, ( i , Т - период
частоты), то с входами 3 коммутируемых сигналов могут быть соединены только либо пр мые, либо инверсные выходы генератора. Восстановление Q требуемой фазы подключаемого сигнала осуществл етс с помощью сумматора 17 по модулю два (фиг. 3), который, в зависимости от значени сигнала на его втором входе, работает либо как повторитель импульсов, 5 либо как инвертор. Второй вход сумматора 17, вл сь одним из адресных входовблока 4 ЧФиг. 1) подключен к старшему разр ду регистра 2.
Если сигнал на втором входе сумматора 17 соответствует значению логического О, то он работает как повторитель, а если логической 1 - то как инвертор.
5 Действительно, логическую функцию , реализуемую сумматором 17 по модулю два, можно записать в следующем виде:
S C+V CVVCV,
0 где S - сигнал на входе сумматора; С - сигнал на первом входе сумматора ,
V - сигнал на втором входе сумматора (выход старшего раз5 р да регистра).
При этом, если ,ToS Cсумматора работает как повторитель, а если V 1, то S С - сумматор работает как инвертор.
Таким образом, происходит сокращение числа адресных входов 5 и входов 3 коммутируемых сигналов блока 4 коммутации, что, в свою очередь, приводит к упрощению преобразовател .
Claims (3)
- Формула изобретени1 Преобразователь код-временной интервал, содержащий блок кc vIмyтaции, входы управлени которого подключены соответственно к выходам Д-триггеров , входы коммутируемых сигналов к выходам многофазного генератора, а выход - к счетному входу счетчика единичных прираицений, входы которого через вентили записи соединены с выходами регистра преобразуемого кода , а выходы - со входами элементасравнени , выход которого подключен к первому входу триггера формировани временного интервала, отличающийс тем, что, с целью повышени точности, в него введенэлемент задержки, подключенный выходом к входу блокировки блока коммутации , а входом - к выходу триггера формировани временного интервала и С-входам Д-триггеров, Д-входы которых соединены с соответствующими выходами многофазного генератора, второй вход триггера формировани временного интервала подключен к входной шине.
- 2.Преобразователь по п. 1, отличающийс сеем, что многофазный генератор выполнен на соединенных последовательно активных элементах задержки, выходы которых подключены соответственно к выходамфаз многофазного генератора, а инверсный выход последнего активного элемента задержки соединен с входом первого.
- 3.Преобразователь по п. 1, о тличающийс тем, что блоккоммутации выполнен на мультиплексоре , сумматоре по модулю два, элементе запрета, первый вход которого соединен с выходом сумматора помодулю два, первый вход которого подключен к выходу мультиплексора, адресные входы которого и второй вход сумматора по модулю два соединены соответственно с входами управлени блока коммутации, информационные входы - с входами коммутируемых сигналов блока коммутации, si второй вход элемента запрета - с входом блокировки блока коммутации,Источники информации, прин тые во внимание при экспертизе1.Авторское свидетельство СССР № 547964, кл. Н 03 К 13/02, 1975.2.Авторское свидетельство СССР№ 508924, кл. Н 03 К 13/04, 25.10.7 fпрототип)..З
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792784633A SU822348A1 (ru) | 1979-06-25 | 1979-06-25 | Преобразователь код-временной интервал |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792784633A SU822348A1 (ru) | 1979-06-25 | 1979-06-25 | Преобразователь код-временной интервал |
Publications (1)
Publication Number | Publication Date |
---|---|
SU822348A1 true SU822348A1 (ru) | 1981-04-15 |
Family
ID=20835671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792784633A SU822348A1 (ru) | 1979-06-25 | 1979-06-25 | Преобразователь код-временной интервал |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU822348A1 (ru) |
-
1979
- 1979-06-25 SU SU792784633A patent/SU822348A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3548328A (en) | Digital fm discriminator | |
US4550307A (en) | Pulse generator | |
US4160154A (en) | High speed multiple event timer | |
JPH07101847B2 (ja) | デジタルフェイズロックドループ装置 | |
SU822348A1 (ru) | Преобразователь код-временной интервал | |
SU898505A1 (ru) | Устройство дл сдвига информации | |
SU1506553A1 (ru) | Преобразователь частота-код | |
JP2699522B2 (ja) | 時間計測装置 | |
SU1092719A1 (ru) | Преобразователь кода во временной интервал | |
SU1677870A1 (ru) | Управл емый делитель частоты с дробным коэффициентом делени | |
SU1569994A1 (ru) | Масштабный преобразователь кодов | |
SU928353A1 (ru) | Цифровой умножитель частоты | |
SU1653153A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU1265988A1 (ru) | Демодул тор широтно-импульсного модулированного сигнала | |
SU839067A1 (ru) | Делитель частоты с любым целочис-лЕННыМ КОэффициЕНТОМ дЕлЕНи | |
SU777824A1 (ru) | Перестраиваемый делитель частоты следовани импульсов | |
SU1541586A1 (ru) | Датчик времени | |
SU1471310A2 (ru) | Резервированный делитель частоты | |
SU653746A1 (ru) | Двоичный счетчик импульсов | |
SU1247773A1 (ru) | Устройство дл измерени частоты | |
SU1115225A1 (ru) | Преобразователь код-временной интервал | |
SU661813A1 (ru) | Перестраивающий делитель частоты | |
SU815876A1 (ru) | Цифровой генератор синусоидаль-НыХ СигНАлОВ | |
SU1277387A2 (ru) | Делитель частоты следовани импульсов | |
SU738101A1 (ru) | Умножитель частоты следовани импульсов |