SU1569994A1 - Масштабный преобразователь кодов - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  преобразовани  кодов с различными весовыми коэффициентами. Целью изобретени   вл етс  повышение быстродействи  и достоверности преобразовани . Цель достигаетс  тем, что в преобразователь, содержащий входной и выходной счетчики 3 и 7, первый и второй делители 5 и 6 частоты, генератор 1 импульсов, введены входной регистр 2, схема 4 сравнени , третий делитель 11 частоты и блок 12 управлени . 1 з.п. ф-лы, 4 ил.

Description

ел

о со

СО

со

4Ь

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  преобразовани  кодов с различными весовыми коэффициентами.

Целью изобретени   вл етс  повышение быстродействи  и достоверности преобразовани .

i На фиг. 1 представлена функциональна  схема преобразовател  кодов; на фиг. 2 - схема блока управлени ; на фиг, 3 и 4 - временные диаграммы, по сн ющие работу преобразовател .

Преобразователь кодов (фиг. 1) содержит генератор 1 импульсов, входной регистр 2,, входной счетчик 3, схему 4 сравнени , первый и второй 6 делители частоты, выходной счетчик 7,вход начальной установки преобразовател  8 кодов, информационный вход 9 преоб- разовател , вход 10 преобразовател , третий делитель частоты 11, блок управлени  12, вход 13 установки масштабного коэффициента входного счетчи- а, вход 14 установки масштабного коэффициента выходного счетчика, сигнал записи входного кода (ЗВК) 15.

Блок 12 управлени  содержит (фиг.2 D-триггеры 16-21, элементы И 22-25, элементы ИЛИ 26-30, элемент ИСКЛЮЧАЮ- ЩЕЕ ИЛИ 31, RS-триггер 32, элементы ИЛИ-НЕ 33-35«

Преобразователь работает следующим образом.

В ИСХОДНОМ СОСТОЯНИИ ПОСТуПаеТ Ну-

левой сигнал записи входного кода на вход 15 и после поступлени  по входу 8 сигнала начальной установки по вл етс  нулевой код на выходах входного регистра 2„ При этом на выходе сброса блока 12 управлени  вырабатываетс  сигнал Сброс (фиг. 3) по которому делители 5,6 и 11 частоты и счетчики 3 и 7 устанавливаютс  в исходное нулевое состо ние. На выходе приема блока 12 управлени , соединенном со синхровходом записи входного регистра 2 по вл етс  нулевой сигнал (Зап, фиг, 3), Сигналом высокого уровн  с выхода управлени  счетом блока 12 уп- равлени  счетчики 3 и 7 установлены в режим пр мого счета, с выходов блока 12 управлени  на счетные тактовые входы соответственно делителей 5,6 и 11 (С1, С29 СЗ, фиг. 3) и счетный вход счетчика 7 не поступает импульсов и поэтому не поступают импульсы с выхода первого делител  5 частоты (СИ1, фиг,, 3) на счетный вход счетчика 3, с выходов делителей 6 и 11 (СИ2 СИЗ, фиг„ 3) на входы блока 12 управлени . В соответствии с функциональ- ным назначением входов схемы 4 сравнени  (соответственно а , а Ь,

а Ъ, где а и b - величины кодов на первых и вторых входах схемы сравнени ) на ее первом и втором выходах сигнал низкого уровн , а на третьем - высокого о

После установки на выходах 9 кода, на вход 15 подаетс  сигнал записи входного кода (ЗВК, фиг. 3). По первому положительному фронту тактирующих импульсов, поступающих с выхода генератора 1, на выходе приема блока управлени  формируетс  сигнал записи во входной регистр 2 (Запл фиг. 3) длительностью один такт тактирующих импульсов.

По этому сигналу производитс  запись входного кода преобразовател  во входной регистр 2, а также разрешаетс  формирование сигнала Сброс (фиг о 3) на выходе сброса блока 12 управлени  по отрицательному фронту тактирующих импульсов после по влени  логической 1 на первом выходе схемы 4 сравнени  (при выполнении услови 

Ъч

а -).

В случае, если величина вновь пришедшего кода не равна величине кода на выходах счетчика 3, т.е. по следующему положительному фронту тактирующих импульсов, разрешена работа второго 6 и третьего 11 делителей частоты На тактовых входах указанных делителей частоты по вл ютс  счетные импульсы С2, СЗ с выходов блока 12 управлени  (инвертированные счетные импульсы С1, С2, СЗ поступают с частотой тактирующих импульсов)«

Счет внутренних счетчиков делителей частоты осуществл етс  по положительному фронту счетных импульсов с коэффициентом делени  равным коду на вводах 13 и 14 установки масштабного коэффициента счетчиков . Причем на выходах делителей формируютс  импульсы длительностью один такт счетных импульсов , которые производ т своим положительным фронтом счет выходного .счетчика. Счет второго и третьего делителей частоты осуществл етс  до по влени  уровн  логической 1 на их выходах СИ2, СИЗ„ Так как первый код,

записанный во входной регистр после подачи внешнего сигнала начальной установки больше кода на выходах первого счетчика 3 (если не равен нулю), то на выходе Больше схемы 4 сравнени  (а Ь) к этому времени сформирован уровень логической 1 (по сигналу начальной установки на выходах первого счетчика 3 формируетс  код - все нули, а на выходах второго счетчика. 7 - код - все единицы). Блок управлени , анализиру  состо ние схемы 4 сравнени , по первому положительному

сравнени  возникает уровень логического О. Блок управлени , проанализировав эту ситуацию, разрешает прохозвде- ние счетных импульсов С2 и СЗ на второй и третий делитель частоты и запрещает прохождение С1 на счетный вход первого делител  до по влени  уровн  логической 1 на выходе второго делител . Этот уровень возникает при переполнении внутреннего счетчика второго делител  частоты. После этого блок управлени  запрещает прохождение счетных импульсов на тактовый вход второ

фронту тактирующих импульсов после no-jr го делител  и разрешает прохождение

по влени  логической 1 на выходах делителей 6 и 11 (СИ2, СИЗ) запрещает прохождение счетных импульсов на третий делитель СЗ (фиг. 3) и разрешает прохождение счетных импупьсов на первый делитель 5 частоты С1. Поскольку прохождение счетных импульсов на тактовый вход делител  11 запрещено , то на выходе указанного делител  поддерживаетс  уровень логической 1. Импульсы на выходах первого и второго делителей частоты СИ1, СИ2 возникают в соответствии с заданными коэффициентами делени  (пропорциональными соотношению весов младшего разр да входного и выходного кода преобразовател  кодов), до по влени  логической 1 на выходе Равно схемы 4 сравнени  (), По первому положительному фронту тактирующих импульсов с генератора импульсов запрещаетс  прохождение счетных импульсов на все три делител  частоты. В результате на выходе первого делител  частоты сохран етс  уровень логической 1, а во внутреннем счетчике второго делител  частоты запоминаетс  последний просчитанный код. Разрешаетс  формирование сигнала Запись во входной регистре Запоминаетс  последний

просчитанньй код в выходном счетчике (он же выходной код преобразовател ).

В данном состо нии преобразователь остаетс  до по влени  следующего сигнала ЗВК (фиг. 3) на входе блока 12 управлени „

По первому положительному фронту тактирующих импульсов после по влени  сигнала ЗВК формируетс  сигнал записи во входной регистр.В случае, если величина вновь пришедшего кода меньше кода, хран щегос  на выходах входного счетчика, но больше половины этого кода, то на всех трех входах блока

20

25

30

35

40

45

50

55

счетных импульсов на тактовый вход первого делител . К этому моменту . внутренний счетчик третьего делител  накопил остаток внутреннего счетчика второго делител  до переполнени  от счета предыдущего кода и работа третьего делител  продолжаетс . Теперь счетными дл  второго счетчика будут импульсы не второго,а третьего делит л  частоты.

Направление счета входного и выхо ного счетчика при этом мен етс  на противоположное изменением логическо го уровн  на выходе блока управлени  Таким образом поддерживаетс  соответ ствие разр дных сеток входного и выходного счетчиков. Счет первого и тр тьего делителей частоты продолжаетс  до совпадени  кодов входного счетчик и входного регистра.

Если после записи нового кода во входной регистр окажетс , что этот код оп ть меньше кода входного счетчика , то процесс счета первого и тре тьего делителей частоты будет продол жен с величины кода хранимого во вну реннем счетчике третьего делител  и направление счета входного и выходно го счетчиков не изменитс .

Если величина вновь записанного во входной регистр 2 кода больше кода хранимого во входном счетчике 3, то блоком 12 управлени  разрешаетс , прохождение счетных импульсов на так товые входы второго и третьего делите лей С2, СЗ и запрещено прохождение счетных импульсов на тактовый вход первого делител  5 частоты до момента возникновени  уровн  логической 1 на выходе третьего делител  частоты. Причем направление счета обоих счетчиков мен етс  именно в этот момент временио На этот раз запрещаетс  прохождение счетных импульсов СЗ на такr го делител  и разрешает прохождение

0

5

0

5

0

5

0

5

счетных импульсов на тактовый вход первого делител . К этому моменту . внутренний счетчик третьего делител  накопил остаток внутреннего счетчика второго делител  до переполнени  от счета предыдущего кода и работа третьего делител  продолжаетс . Теперь счетными дл  второго счетчика будут импульсы не второго,а третьего делител  частоты.

Направление счета входного и выходного счетчика при этом мен етс  на противоположное изменением логического уровн  на выходе блока управлени . Таким образом поддерживаетс  соответствие разр дных сеток входного и выходного счетчиков. Счет первого и третьего делителей частоты продолжаетс  до совпадени  кодов входного счетчика и входного регистра.

Если после записи нового кода во входной регистр окажетс , что этот код оп ть меньше кода входного счетчика , то процесс счета первого и третьего делителей частоты будет продолжен с величины кода хранимого во внутреннем счетчике третьего делител  и направление счета входного и выходного счетчиков не изменитс .

Если величина вновь записанного во входной регистр 2 кода больше кода хранимого во входном счетчике 3, то блоком 12 управлени  разрешаетс , прохождение счетных импульсов на тактовые входы второго и третьего делителей С2, СЗ и запрещено прохождение счетных импульсов на тактовый вход первого делител  5 частоты до момента возникновени  уровн  логической 1 на выходе третьего делител  частоты. Причем направление счета обоих счетчиков мен етс  именно в этот момент временио На этот раз запрещаетс  прохождение счетных импульсов СЗ на тактовый вход третьего делител  и разрешаетс  прохождение счетных импульсов С1 и С2 первого и второго делителей. Счет внутреннего счетчика второго де- лител  осуществл етс  после изменени  направлени  счета со значени , равного остатку до переполнени  внутреннего счетчика третьего делител „

В случае, если величина вновь пришедшего кода на входы преобразовател  9 меньше половины кода хранимого во входном счетчике, то блоком управлени  формируетс  сигнал Сброс, перевод щий преобразователь в исходное состо ние, за исключением сброса входного регистра, поскольку в этом случае счет всего значени  входного кода происходит быстрее, чем досчет от предыдущего значени  хран щегос  в вход- ном счетчике.

Блок управлени  (фиг. 2) работает следующим образом

В исходном состо нии сигнал ЗВК чулевой. Поэтому, несмотр  на то, что на первый тактовый вход блока 12 управлени , соединенный с синхронизирующими входами D-триггеров 16 - 18, 20 и 21, а также первыми входами элементов ИЛИ-НЕ 33 - 35 поступают такто вые импульсы с выхода генератора 1, на пр мом выходе D-триггера 17, соединенном через выход приема кода блока 12 управлени  с синхровходом записи входного регистра 2, сформирован потенциальный сигнал Зал уровнем логического Этим же сигналом, независимо от сигналов на синхронизирующем входе D-триггера 20 и D-вхо- де того же триггера на пр мом выходе .У-триггера 20 сформирован потенциальный сигнал уровнем логического О, Поэтому до прихода сигнала начальной установки с входной шины преобразовател  8 кодов, поступающего через вход начальной установки блока 12 управлени  на первый вход элемента ИЛИ 28, на выходе этого элемента, соединенном через выход сброса блока 12 управлени  с входами сброса входного 3 и выходного 7 счетчиков, первого 5, второго 6 и третьего 11 делителей частоты, установлен сигнал логического О.

Сигнал () на пр мом выходе D-триггера 16 зависит от уровн  входного сигнала, поступающего на вход

D с входа блока 12 управлени , соединенного с выходом схемы 4 сравнени 

Сигнал с выхода D-триггера 16 управл ет формированием через элементы ИЛИ 29 и 26 счетных импульсов С1 с выхода элемента ИЛИ-НЕ 35, побтупаю- щих через выход блока 12 управлени  на тактовый вход первого делител  5 частоты, импульсов С2 с выхода элемента ИЛИ-НЕ 33 через выход блока 12 управлени  на тактовый вход второго делител  6 частоты, импульсом СЗ с выхода элемента ИЛИ-НЕ 34 через выход блока 12 управлени  на тактовый вход третьего делител  11 частоты Так как на синхронизирующем входе D-триггера 19 присутствует сигнал логической 11 с инверсного выхода D-триггера 17, то вне зависимости от сигнала на его D-входе, на его выходах (пр мом и инверсном ) сохран ютс  сигналы, произвольно установленные в момент подачи питани  на преобразователь кодов.Сигналы с выходов D-триггера 19 выполн ют функцию аналогичную D-триггеру 16 (управление формированием счетных импульсов делителей 5,6 и 11), а также управл ют RS-триггером 32„ Сигналами с пр мого и инверсного выходов RS- триггера 32 производитс  управление элементами И 24 и 25, выполн ющими роль коммутатора выходных импульсов СИ2, СИЗ (фиг0 5) второго и третьего делителей 6 и 11 частоты. При этом второй вход элемента И 24 соединен с выходом второго делител  6, а первый вход элемента И 25 - с выходом третьего делител  11 частоты. Сигналы с выходов элементов И 24 и 25 через элемент ИЛИ 30 проход т в виде сигналов СИ через выход блока 12 управле ни  на счетный вход выходного счетч - ка 7 о

В зависимости от того на пр мом или инверсном выходе триггера 19 устанавливает уровень логической 1, ус- шавливаетс  соответственно нулевой логический уровень на выходе D-триг- гера 18 (Х1, фиг. 3 и 4) либо на выходе D-триггера 21 (Х2, фиг. 3 и 4). Другой сигнал из указанных двух следит за состо нием второго входа пересчетных импульсов блока 12 управлени . Сигналы .XI и Х2 выполн ют функцию управлени  формированием счетных импульсов С1, С2Л СЗ поступающих на

9 1569994

тактовые входы первого 5, второго 6 и третьего 11 делителей частоты преобразователей , а также принимают участие в формировании сигнала направлени  счета.

После прихода сигнала начальной установки на вход начальной установки блока 12 управлени  уровнем логической 1 этот сигнал через элемент ИЛИ 28 производит установку сигнала . логической 1 на пр мом выходе D- ... триггера 19 (), сбрасывает в но внутренние счетчики делителей 5, 6 и 11 частоты, устанавливает в ноль код на выходах входного счетчика 3, код все единицы - на выходах выходного счетчика 7, а через элемент ИЛИ 27 устанавливает на пр мом выходе RS- триггера 32 сигнал уоовн  логической Е1. Этот сигнал разрешает прохождение импульсов с выхода второго делит л  СИ2 через элементы И 24 и ИЛИ 30 на счетный вход второго счетчика 7 (СИ). Одновременно сигнал уровнем логического О с инверсного выхода RS-триггера 32 запрещает прохождение импульсов с выхода третьего делител  11 частоты преобразовател  кодов СИЗ

через элемент И 25. Сигналом с пр могозд переписываетс  на пр мой выход посвыхода D-триггера 19 устанавливаетс  в ноль сигнал Х1 на выходе D-триггера 18, а так как импульсы СИЗ на выходе третьего делител  11 частоты отсутст- . вуют, то сигнал Х2 на выходе D-триггера 21 устанавливаетс  также в ноль по положительному фронту тактовых импульсов с выхода задающего генератора 1.. При этом сигналы XI и Х2 запрещают изменение сигнала на выходе RS- триггера 32 через элементы И 22 и 23 с выходов триггера 19.

Так как сигналом начальной установки преобразовател  кодов ло входу 8 производитс  сброс входного регистра 2, а сигналом с выхода сброса блока t2 управлени  сбрасываетс  в ноль код на выходах входного счетчика, то на выходе Равно схемы 4 сравнени , соединенном с входом признака Равно блока 12 управлени  формируетс  сигнал уровнем логической 1. По очередному положительному фронту тактовых импульсов с задающего генератора этот сигнал по вл етс  на выходе D-триггера 16, также запреща  через элементы ИЛИ 29 и 26 формирование счетных импульсов на выходах элементов ИЛИ-НЕ 33-35.

35

40

45

50

леднего (в данном случае подтвержда  установку триггера в единицу сигнало с входа сброса блока 12 управлени ) Уровень логического О с пр мого вы хода триггера 16, формиру  уровни ло гического О на выходах элементов ИЛИ 29 и 26, разрешает прохождение тактовых импульсов генератора 1 с пе вого тактового входа блока 12 управл ни  через элементы ИЛИ-НЕ 33 и 30 (сигналы С2, СЗ, фиг. 3) на счетные входы второго 6 и третьего 11 делите лей частоты и формированием уровк 1 гической 1 на инверсном выходе эле мента ИСКЛЮЧАЮЩЕЕ ИЛИ 31 запрещает поступление тактовых импульсов через элемент ИЛИ-НЕ 35 на тактовый вход .первого делител  5 частоты (сигнал

G1). t

Счет второго 6 и третьего 11 дели телей частоты производитс  до по вле ни  на их выходах уровн  логической 1 при переполнении внутренних счет

1

55

чиков указанных делителей частоты.

Так как счет делителей осуществл  етс  по отрицательным фронтам тактовых импульсов с задающего генератора 1 (за счет инверсии на элементах ИЛИ НЕ 33 - 35), то при возникновении

10

В рассмотренном состо нии блок управлени  находитс  до по влени  сигнала ЗВК„ По этому сигналу разрешаетс  работа триггера 17 и по первому положительному фронту тактового сигнала с генератора 1 на пр мом выходе триггера 17 формируетс  сигнал Зап (фиг. 4) уровнем логической 1, ко-.

торым производитс  запись кода, предварительно сформированного на входе 9 преобразовател  кодов, во входной регистр 2„

Поэтому к моменту прихода следующего положительного фронта тактов.... импульса на синхронизирующие входы триггеров 16 и 17 на D-входах триггеров 16 и 17 сформирован уровень логического О, а на D-входе триггера 19 сформирован с выхода Больше схемы 4 сравнени  сигнала а Ь уровнем логической 1. По очередному положительному фронту тактового импульса кл синхронизирующих входах триггеров 1 и 17 на пр мых выходах этих триггерс - формируютс  уровни логического , положительным фронтом с инверсного ъе хода триггера 17 сигнал а b уровен 11 на; входе триггера 19

переписываетс  на пр мой выход пос

леднего (в данном случае подтвержда  установку триггера в единицу сигналом с входа сброса блока 12 управлени )„ Уровень логического О с пр мого выхода триггера 16, формиру  уровни логического О на выходах элементов ИЛИ 29 и 26, разрешает прохождение тактовых импульсов генератора 1 с первого тактового входа блока 12 управлени  через элементы ИЛИ-НЕ 33 и 30 (сигналы С2, СЗ, фиг. 3) на счетные входы второго 6 и третьего 11 делителей частоты и формированием уровк 1 о - гической 1 на инверсном выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 31 запрещает поступление тактовых импульсов через элемент ИЛИ-НЕ 35 на тактовый вход .первого делител  5 частоты (сигнал

G1). t

Счет второго 6 и третьего 11 делителей частоты производитс  до по влени  на их выходах уровн  логической 1 при переполнении внутренних счет 1

чиков указанных делителей частоты.

Так как счет делителей осуществл етс  по отрицательным фронтам тактовых импульсов с задающего генератора 1 (за счет инверсии на элементах ИЛИ- НЕ 33 - 35), то при возникновении

И 156 уровн  логической 1 на выходах де- (пителей 6 и 11 по следующему положительному фронту тактовых импульсов этот сигнал с входа блока 12 управлени  по вл етс  на пр мом выходе триг- гера 21 (сигнал Х2, фиг. 3). На вы- Ьсоде триггера 18 сохран етс  уровень логического О, сигнала Х1, так как ion удерживаетс  в этом состо нии еди- |ничным уровнем на установочном входе |R. Сигнал Х2 формирует уровень логической 1 на выходе элемента ИЛИ 26 ЧразроСч. 3, фиГоЗ), а тот, в свою |0чередь, формирует уровень логическо- гго О на инверсном выходе элемента

{ИСКЛЮЧАЮЩЕЕ или з 1.

При этом разрешаетс  прохождение тактовых импульсов с входа блока 12 управлени  через элементы ИЛИ-НЕ 33 и 35 и запрещаетс  через элемент ИЛИ-НЕ 34 о Поэтому на выходе третьего дели- тел  11 частоты поддерживаетс  высокий уровень, первый делитель 5 начинает , а второй 6 продолжает с нул  гчет счетных импульсов с выходов блока 12 управлени . Этот счет продолжаетс  до выравнивани  кодов на выходах входного регистра 2 и первого счетчика 3. При этом на входе признака Рав но блока 12 управлени  возникает уровень логической 1 (, фиг. 3), который, по вившись на пр мом выходе

() триггера 16 по очередному положительному фронту тактовых импульсов с выхода генератора 1, запрещает прохождение этих импульсов на счет- лые входа всех делителей частоты через элементы ИЛИ-НЕ 33 - 35 из-за формировани  сигнала логической 1 на зыходах элементов ИЛИ 29 и 26, а по- :ом и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 31.

Работу блока 12 управлени  с этого момента времени можно проследить по временным диаграммам (фиг. 4).

Claims (1)

1. Масштабный преобразователь кодов , содержащий генератор импульсов, ,. входной и выходной счетчики, первьй и второй делители частоты, управл ющие входы которых  вл ютс  входами установки масштабных коэффициентов входного и выходного счетчиков соответственно ,, выход первого делител  частоты соединен со счетным входом входного счетчика, вход сброса которого сое- динен с входами сброса первого и вто55

5

0 5 Q

5

5

,.

5

12

рого делителей частоты и выходного счетчика, выход которого  вл етс  выходом преобразовател , отличающийс  тем, что, с целью повышени  быстродействи  и достоверности, в него введены схема сравнени , третий делитель частоты, блок управлени  и входной регистр, информационный вход которого  вл етс  информационным входом преобразовател , вход начальной установки которого соединен с входом начальной установки блока управлени  и входом сброса входного регистра, синхровход которого соединен с выходом приема блока управлени , входы признаков Больше, Равно и Меньше которого соединены с соответствующими выходами схемы сравнени , первый и второй входы которой соединены соответственно с выходами входного регистра и входного счетчика, вход направлени  счета которого соединен с выходом управлени  счетом блока управлени  и входом направлени  счета выходного счетчика, счетный вход которого соединен с выходом счетных импульсов блока управлени , выход сброса которого соединен с входами сброса входного счетчика и третьего делител  частоты, информационный вход которого соединен с входом установки масштабного коэффициента второго счетчика, вход записи преобразовател  соединен с входом записи блока управлени , выходы первой, второй и третьей серий импульсов которого соединены соответственно с тактовыми входами первого, второго и третьего делителей частоты, выходы второго и третьего делителей частоты соединены с первым и вторым входами пересчетных импульсов блока управлени , тактовый вход которого соединен с выходом генератора импульсов. 1

20 Преобразователь по п. 1, отличающийс  тем, что блок управлени  содержит шесть D-триггеров, четыре элемента И, п ть элементов ИЛИ, RS-триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй и третий элементы ИЛИ-НЕ, выходы которых  вл ютс  соответственно выходами первой, второй и третьей серии импульсов блока управлени , выход сброса которого соединен с выходом первого элемента ИЛИ, первым входом второго элемента ИЛИ и S-входом первого D-триггера, пр мой выход которого соединен с R-входом

второго триггера и первым входом первого элемента И, второй вход которого соединен с пр мым выходом третьего U-триггера и первым входом третьего элемента ИЛИ, второй вход которого соединен с пр мым выходом четвертого триггера и первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом второго триггера и первым входом второго элемента И, второй вход которого соединен с инверсным выходом первого триггера и

вторые входы которых соединены соответственно с выходами элемента ИСКЛКЬ ЧАЮЩЕЕ ИЛИ, третьего и четвертого элементов ИЛИ, соединенных с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен с S-входами RS-триггера, R-вход которого соединен с выходом второго элемента И, выходы третьего и четвертого элементов И соединены с входами п того элемента ИЛИ, выход ,j- торого  вл етс  выходом счетных им

R-входом третьего D-триггера, В-вход

которого  вл етс  вторым входом пере- 15 ПУЛЬСОВ блока управлени , входы приз

каков Меньше, Равно.,и Больше которого соединены соответственно с D-входами п того, четвертого и первого D-триггеров, С-вход которого сое динен с инверсным выходом шестого

счетных импульсов блока управлени  и соединен с первым входом третьего элемента И, второй вход которого соединен с инверсным выходом RS-триггера, выход которого  вл етс  выходом уп- 20

равлени  счета блока управлени  и соединен с первым входом четвертого эле мента И,второй вход которого  вл етс  первым входом пересчетных импульсов блока управлени  и соединен с D-входом второго триггера, С-вход которого соединен с тактовым входом блока управлени  и с С-входами третьего , четвертого, п того и шестого D- тригтецов и первыми входами первого, второго и третьего элементов ИЛИ-НЕ,

вторые входы которых соединены соответственно с выходами элемента ИСКЛКЬ ЧАЮЩЕЕ ИЛИ, третьего и четвертого элементов ИЛИ, соединенных с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен с S-входами RS-триггера, R-вход которого соединен с выходом второго элемента И, выходы третьего и четвертого элементов И соединены с входами п того элемента ИЛИ, выход ,j- торого  вл етс  выходом счетных им

D-триггера, пр мой выход которого  вл етс  выходом приема блока управлени  и соединен с R-входом п того D- триггера, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого  вл етс  входом начальной установки блока управлени  вход записи которого соединен с R-BX-, дом шестого D-триггера, D-вход кото рого соединен с входом признака

Равно блока управлени .