SU1150758A1 - Двоичный счетчик - Google Patents

Abstract

ДВОИЧНЫЙ СЧЕТЧИК, содержа . щий первьй регистр результата, выходы которого  вл ютс  выходами счетчика , а вход младшего разр да, который выполнен в ввде счетного триггера , - входом счетчика, и первый блок вычислени  последующего кода, выходы которого соединены с входами всех разр дов первого регистра результата , кроме входа младшего разр да, пр мой выход триггера младшего разр да первого регистра результата соединен с управл ющим входом первого блока вычислени  последующего кода, отличающийс   тем, что, с целью уменьшени  времени регистрации, первый регистр результата во всех разр дах кроме младшего, выполнен в виде параллельного регистра, синхронизирующий вход которого соединен с инверсным выходом счетного триггера младшего разр да первого регистра результата, первый блок вычислени  последующего кода содержит второй регистр результата , младшие разр ды которого выполнены в виде группы счетных триггеров , которые соединены последовательно , а старшие разр ды - в виде параллельного регистра, выходы второго регистра результата  вл ютс  выходами первого блока вычислени  последующего кода, а вход младшего разр да второго регистра результата управл ющим входом первого блока вь числени  последующего кода, второй блок вычислени  последующего кода, выходы которого соединены с входами старших разр дов второго регистра результата, пр мой выход триггера старшего разр да группы счетных триггеров второго регистра результата соединен с управл ющим входом второго блока вычислени  последующе (Л го кода, инверсньй выход триггера с старшего разр да группы счетных триг-, геров второго регистра результата соединен с синхронизирующим входом параллельного регистра старших разр дов второго регистра результата , последующий К-й блок, вычислеСП ни  последующего кода, который содержит (К+1)-й регистр результата, ел младшие разр ды которого вьшолнены в виде последовательно соединенной Об группы счетньк триггеров, а старшие разр ды - в виде параллельного регистра , выходы ()-го регистра результата  вл ютс  выходами К-го блока вычислени  последующего кода, а вход младшего разр да (К+1)-го регистра результата - управлйющим входом К-го блока вычислени  после .дующего кода, (К+1)-й блок вычислени  последующего кода, выходы которого соединены с входами параллельного регистра старших разр дов

Description

(К+1)-го регистра результата, пр мой выход триггера старшего разр да группы счетных триггеров, которые соединены последо.вательно, (К+1)-го регистра результата соединен с управл ющим входом (К+1)-го блока вычислени  последующего кода, инверсный выход триггера старшего разр да группы

младших разр дов (К+1)-го регистра результата соединен с синхронизирующим входом параллельного регистра старших разр дов К+1-ГО регистра результата. .

Изобретение относитс  к импульсной технике, в частности к двоичным счетным устройствам. Известен двоичный счетчик со сквозным переносом, содержащий в каждом разр де 3-К триггер с объединенными 3-К входами, вход счетчика соединен со всеми входами синхронизации D-K триггеров, 3-К вход триггера любого разр да, кроме млад шего, соединены с выходом соответствующего элемента И, .входы которого соединены с выходами всех предыдущих разр дов, начина  с младшего, J-K входы триггера младшего разр да соединены с шиной единичного логического сигнала 1. Недостатком этого счетчика  вл етс  линейна  зависимость числа вхо дов элементов И и нагрузки на выход младших разр дов от разр дности сче чика. Это Приводит к необходимости каскадировани  элементов ИиуМощнени  сигналов, что, в свою очередь приводит к снижению максимально допустимой частоты работы счетчика и к увеличению времени регистрации. Известен двоичньй счетчик, содер жащий регистры результата, каждый из которых содержит счетные триггер которые соединены последовательно, и регистры, синхронизирующие входы которых соединены с управл юш ш вхо дом регистра результата, выход кото рого  вл етс  выходом регистра, вхо которого соединены с выходами счетных триггеров 1. Недостатком этого двоичного счет чика  вл етс  сравнительно большое врем  регистрации, равное задержке по влени  кода на выходе после поступлени  входного импульса. Наиболее близким по технической сущности к предпагаемому  вл етс  двоичный счетчик, содержащий регист т результата и блок вьиислени  последующего кода, регистр результата выполнен на счетных триггерах, входтриггера младшего разр да  вл етс  входом счетчика, выходы счетных триггеров  вл ютс  выходами счетчика, выходы всех триггеров, за исключением выхода триггера старшего разр да, соединены с входами блока вычислени  последующего кода, вьтолненного на двухвходовых элементах И по схеме группового переноса 3. Недостатком этого двоичного счетчика  вл етс  большое врем  регистрации . Цель изобретени  - уменьшение времени регистрации счетчика. Поставленна  цель достигаетс  тем, что в двоичном счетчике, содержащем первьй регистр результата, выходы которого  вл ютс  выходами счетчика, а вход младшего разр да, выполненного в виде счетного триггера,- входом счетчика, и первый блок вычислени  последующего кода, выходы которого соединены с входами всех разр дов первого регистра результата, кроме входа младшего разр да, пр мой выход триггера мпадшего разр да первого регистра результата соединен с управл ющим входом первого блока вычислени  последующего кода, первый регистр результата во всех разр дах, кроме младшего, вьтолнен в виде параллельного регистра, синхронизирующий вход которого соединен с инверсным выходом счетного триггера младшего разр да первого регистра результата , первьй блок вычислени  последующего кода содержит второй регистр результата, младшие разр ды которого выполнены в виде группы счетных триггеров , которые соединены последовательно , а старшие разр ды - в виде параллельного регистра, выходы вто3 рого регистра результата  вл ютс  выходами первого блока вычислени  последующего кода, а вход младшего разр да второго регистра результата управл ющим входом первого блока вы числени  последующего кода, второй блок вычислени  последующего кода, выходы которого соединены с. входами старших разр дов второго регистра результата, пр мой выход триггера старшего разр да группы счетных три геров второго регистра результата соединен с управл ющим входом второ го блока вычислени  последующего кода, инверсный выход триггера стар шего разр да группы счетных триггеров второго регистра результата соединен . с синхронизирующим входом параллельного регистра старших разр дов второго регистра результата, последующий К-й блок вычислени  последующего кода, который содержит (К+1)-й регистр результата, младшие разр ды которого выполнены в виде последовательно соединенной группы счетных триггеров, а старшие разр ды - в виде параллельного регистра, выходы (K+D-ro регистра результата  вл ютс  выходами К-го блока вычислени  последующего кода, а вход младшего разр даСК+1)-го регистра результата - управл ющим входом К-г блока вьмислени  последующего кода, (К+1)-й блок вычислени  последующег кода, выходы которого соединены с входами параллельного регистра стар ших разр дов (К+1)-го регистра результата , пр мой выход триггера ста шего разр да группы счетных триггеров , которые соединены последовател но, (К+1)-го регистра результата соединен с управл ющим входом (К+1) го блока вычислени  последующего кода, инверсньй выход триггера старшего разр да группы мпадших разр дов (К+1)-го регистра результата соединен с синхронизирующим эходом, параллельного регистра старших разр дов (К+1)-го регистра результата. На фиг.1 и 2 представлены примеры вьшолнени  предлагаемого двоичного счетчика; на фиг.З - пример вы полнени  последовательного счетчика на В -триггерах; на фиг.4 - временна  диаграмма работы двоичного счетчика. Двоичный счетчик (фиг.1) содержи первый регистр 1 результата, выходы 584 2 которого  вл ютс  выходами счетчика , а вход 3 младшего разр да, выполненного на счетном триггере 4,входом счетчика. Устройство содержит также первьй блок 5 вычислени  последующего кода, выходы которого соединены с входами всех разр дов регистра 1, кроме входа 3 младшего разр да. Выход пр мого плеча триггеpa 4 соединен с управл ющим входом 6 блока 5. Регистр 1 результата во всех разр дах , кроме младшего, выполнен в виде параллельного регистра 7, синхронизирукщий вход 8 которого соединен с выходом нулевого плеча триггера 4. Блок 5 содержит второй регистр результата 9, выходы которого  вл ютс  выходами блока 5, а вход младшего разр да 10 группы счетных триггеров регистра 11, которые соединены последовательно - входом 6 блока 5. Блок 5 содержит второй блок 12 вычислени  последующего кода, ьыхбды которого соединены с входами всех разр дов регистра 9, кроме входов группы 11 счетных триггеров этого регистра. Пр мой выход триггера 13 старшего разр да группы регистра 11 соединен с управл ющим входом 14 блока 12. Инверсньй выход триггера 13 соединен с синхронизирующим входом 15 параллельного регистра 16 остальных разр дов регистра 9. Блок 12 содержит третий регистр результата 17, выходы которого  вл ютс  выходами блока 12, а вход младшего разр да 18 группы 19 счетнь1х триггеров этого регистра, которые соединены последовательно,- входом 14 блока 12. Блок 12 содержит третий блок вычислени  последующего кода, вьтолненный по схеме счетчика 20 с последовательным переносом, выкоды которого соединены с входами всех разр дов регистра 17, кроме входа последовательно соединенной груп- пы 19 счетных триггеров этого регистра . Пр мой выход триггера старшего разр да 21 группы 19 соединен со счетным входом 22 счетчиг а 20. Инверсный выход триггера 21 соединен с синхронизирующим; входом 23 параллельного регистра 24 остальных разр дов регистра 17. Счетчик (фиг.2) содержит счетные триггеры 25, 26 и 27, последовательый двухзар дный счетчик 28 и регистры с параплельньм приемом информации 29, 30 и 31. Инверсные выходы триггеров 25, 26 и 27 соединены с входами синхронизации регистров 29, 30 и 31. Пр мой выход триггера 25 соединен со счетным входом триггера 26, пр мой выход которого соединен со счетным входом триггера 27 и с входом младшего регистра 29. Пр ной выход триггера 27 соединен со счетным входом счетчи-О

ка 28 и с входом младшего разр да регистра 30. Счетчик 28 и регистры 31, 30 и 29 соединены последовательно, выход триггера 25 и выходы регистра 29 ЯВЛ5ПОТСЯ выходами счетчика.

На фиг.З показан пример выполнени  группы 19 счетных триггеров в виде группы D -триггеров 32, которые соединены похгпедовательно, в каждом из которых инверсный выход соединен с D-входом и с входом синхронизации триггера следующего разр да.

На фиг.4 приведены временные диаграммы , по сн ющие работу счетчика, показанного на фиг.1. Эпюры 33-43 соответствуют входному сигналу f и сигналам в точках Q -Q схемы, приведенной на фиг,1.

Работа Счетчика основана на предварительном формировании заготовок последующих кодов и дальнейшем их использовании при возникновении условий переноса. Эти заготовки формируютс  в свободное врем  и поэтому задержка распространени  переноса скрыта от пользовател . Врем  между положительным фронтом сигнала на входе счетчика 3 и моментом установлени  кода на всех его выходах 2 равно двум задержкам триггера и не зависит ни от текущей кодовой комбинации, ни от числа разр дов счетчика.

Пусть в исходном состо нии все триггеры, вход щие в состав устройства (т.е. все разр ды всех его регистров и внутренних счетчиков), наход тс  в нулевом состо нии (цепи сброса на фиг.1 не показаны). Предположим , что задержка срабатывани  любого триггера составл ет 20% от длительности периода Т входных импульсов , поступающих на вход 3. Это предположение соответствует наиболее т желому режиму работы счетчика данной конфигурации (фиг.1). Максимально допустима  частота повышаетс  с уменьшением разр дности счетного регистра при правильном выборе разр дности счетчика.

При поступлении на вход 3 первого импульса на выходе Q триггера 4 формируетс  сигнал логической единицы (с элементарной задержкой, равной одной п той части периода Т). Положительный фронт сигнала в точке

сто ние, подготавлива  тем самым заготовку последующего кода 2 в регистре 9. При окончан ш входного импульса состо ние устройства не измен етс .

При поступлении на вход 3 второго импульса триггер 4 возвращаетс  в нулевое состо ние, при этом на входе 8 регистра 7 формируетс  сигнал логической единицы. Положительный фронт сигнала на входе 8 производит перепись заранее подготовленного кода из блока 5 в регистр 7. Состо ние триггеров блока 5 в это врем   вл етс  стабильным, что исключает гонки. Таким образом, на выходы 2 подаетс  код 2, что и требуетс . Задержка формировани  этого кода относительно начала второго импульса на входе 3 определ етс  суммой задержек триггера 4 и триггера соседнего разр да регистра 7 (ПУТЬ 3-4-10 пройден заранее при воздействии на вход 3 первого импульса , когда необходимости в переносе еще не было).

При поступлении на вход 3 третьего импульса на выходе Q вновь формируетс  сигнал логической единицы , а в счетном регистре формируетс  код 010 - заготовка дл  числа 4, котора  переписываетс  в регистр 7 при поступлении на вход 3 четвертого импульса и т.д.

При поступлении на вход 3 седьмого импульса, как видно из диаграммы (фиг.4), срабатывает цепочка 3-4-1013-18 , в результате чего в регистре 17 формируетс  заготовка второго пор дка дл  числа 16, котора  в нужные моменты времени передаетс  в регистр 9, а затем через две элементарные задержки от начала 16-го импульса - на выходы 2 счетчика.

3

При поступлении логической единицы с выхода пр мого плеча триггера 21 на вход 22 счетного регистра в нем производитс  вычисление новой заго6 переводит триггер в единичное со7

тонки третьего пор дка, котора  в дальнейшем в строго предопределенные дл  этого моменты времени продвигаетс  к выходам устройства.

Таким образом, в счетчике посто нно на разных уровн х ведетс  скрыта  работа по вычислению очередного кода и поэтому задача ускоренного распространени  переноса подмен етс  простой переписью готового результата в выходной регистр.

Максимальное число каскадов регистра 11 выбираетс  исход  из следующего ,

За врем  существовани  единичного сигнала в точке 6 нужно по крайней мере успеть пройти по цепи 10-13-15- 16, т.е. преодолеть четыре элементарные задержки с тем, чтобы к моменту записи в регистр 7 (т.е. к моменту исчезновени  единичного сигнала в точке 6), его входна  информаци  уже установилась (с временным запасом , большим или равным элементарной задержке). Из этого следует, что при указанном ранее соотношении периода Т и элементарной задержки разр дность регистра 11 должна быть меньшей или равной трем.

При разр дности регистра 11, равной единице, максимально допустима  частота работы счетчика повышаетс . При этом задержка триггера в предельном случае может составл ть 33,3% от периода Т входных импульсов.

Максимальное число каскадов регистра 19 определ етс  аналогично, За врем  существовани  единичного сигнала в точке 14, т.е. за 40 элементарньк задержек (с.м. фиг.4, эпюра Рд, условие Qi) 1 с учетом выбранного соотношени  1:5), можно в худшем случае, пройти через 38 каскадов регистра 19, через один каскад 24 и иметь в запасе одну элементарную задержку, как и ранее

00 о сор о о о о 00 00

00001000100101

00010000100101

о о о т 1 о о 1 о о о 1 о 1

50738S

Принима  разр дность регистра 11 равной трем и разр дность регистра

19равной 38, получим, что дпительно .сть положительного импульса s точке 22 составл ет , откуда максимально допустима  длина регистра

20составл ет (52-1) каскадов. Этот результат приведен дл  того, чтобы показать, что при использова-НИИ однотипньк по быстродействию триггеров число  русов не превьшгает показанного на фиг.1. Из этого также следует, что по мере снижени 

от  руса к  русу можно использовать все более медпенные логические элементы .

В таблице показаны все возможные состо ни  всех элементов (триггеров) 5-разр дного двоичного счетчика, приведенного на фиг.2.

В исходном состо нии (верхн   строка таблицы) все элементы счетчика сброшены. По положительному фронту первого входного импульса (строка 1 таблицы) устанавливаютс  в единичное состо ние триггеры 25, 26 и 27 и триггер младшего разр да счетчика 28. При поступлении второго импульса триггер 25 сбрасываетс  в нулевое состо ние, состо ние триггера 26 не измен етс , а код с выхода триггера 26 и регистра 30 переписы- ваетс  в регистр 29. В момент поступлени  25-го импульса (см. вьщеленные строки в таблице) срабатывает сама  длинна  цепь 25-26-27-28. При этом, однако, перенос распростран етс  вглубь структуры и вли ет лишь на значени  заготовок, не вызыва  при этом необходимости выжидани  его распространени  по указанной цепи.

Использование изобретени  позвол ет уменьшить врем  регистрации счетчика в 2-5 раз и обеспечить практически полную независимость этого времени от разр дности счетчика.

If

-vfeyfrN -frhi-4-l-+H-f-f-l--

rr .

гм

l I 1-H И

f

L

-/1

t

I i Ii LH

I

22

MI I1 I г.

Os

I.

. 3

Claims (1)

1. ДВОИЧНЫЙ СЧЕТЧИК, содержа- . щий первый регистр результата, выходы которого являются выходами счетчика, а вход младшего разряда, который выполнен в виде счетного триггера, - входом счетчика, и первый блок вычисления последующего кода, выходы которого соединены с входами всех разрядов первого регистра результата, кроме входа младшего разряда, прямой выход триггера младшего разряда первого регистра результата соединен с управляющим входом первого блока вычисления последующего кода, отличающийс я тем, что, с целью уменьшения времени регистрации, первый регистр результата во всех разрядах, кроме младшего, выполнен в виде параллельного регистра, синхронизирующий вход которого соединен с инверсным выходом счетного триггера младшего разряда первого регистра результата, первый блок вычисления последующего кода содержит второй регистр результата, младшие разряды которого выполнены в виде группы счетных триг геров, которые соединены последовательно, а старшие разряды - в виде параллельного регистра, выходы второго регистра результата являются выходами первого блока вычисления последующего кода, а вход младшего разряда второго регистра результата управляющим входом первого блока вычисления последующего кода, второй блок вычисления последующего кода, выходы которого соединены с входами старших разрядов второго регистра результата, прямой выход триггера старшего разряда группы счетных триггеров второго регистра результата соединен с управляющим входом второго блока вычисления последующего кода, инверсный выход триггера старшего разряда группы счетных триг- геров второго регистра результата соединен с синхронизирующим входом параллельного регистра старших разрядов второго регистра результата, последующий К-й блок, вычисления последующего кода, который содержит (К+1)-й регистр результата, младшие разряды которого выполнены в виде последовательно соединенной группы счетных триггеров, а старшие разряды - в виде параллельного регистра, выходы (К+1)-го регистра результата являются выходами К-го блока вычисления последующего кода, а вход младшего разряда (К+1)-го регистра результата - управлйющим входом К-го блока вычисления последующего кода, (К+1)-й блок вычисления последующего кода, выходы которого соединены с входами параллель ного регистра старших разрядов (К+1)-го регистра результата, прямой выход триггера старшего разряда группы счетных триггеров, которые соединены последовательно, (К+1)-го регистра результата соединен с управляющим входом (К+1)-го блока вычис ления последующего кода, инверсный выход триггера старшего разряда группы младших разрядов (К+1)-го регистра результата соединен с синхронизирующим входом параллельного регистра старших разрядов К+1-го регистра результата. .